在項目設計初期，基于硬件電源模塊的設計考慮，對FPGA設計中的功耗估計是必不可少的。筆者經(jīng)歷過一個項目，整個系統(tǒng)的功耗達到了100w,而單片F(xiàn)PGA的功耗估計得到為20w左右，有點過高了，功耗過高則會造成發(fā)熱量增大，溫度高常見的問題就是系統(tǒng)重啟，另外對FPGA內(nèi)部的時序也不利，導致可靠性下降。其它硬件電路的功耗是固定的，只有FPGA的功耗有優(yōu)化的余地，因此硬件團隊則極力要求筆者所在的FPGA團隊盡量多做些低功耗設計。筆者項目經(jīng)歷尚淺，還是次正視功耗這碼事兒，由于項目時間比較緊，而且xilinx方面也比較重視這個項目，因此當時有xilinx的工程師過來對我們做了些培訓，并且專門請了美國總部的過來與我們協(xié)同進行設計功耗估計，還是比較給力的。

　　以下是筆者在這比較短的時間內(nèi)學習到的一些關于功耗估計和如何進行低功耗設計的知識。

　　1.功耗分析

　　整個FPGA設計的總功耗由三部分功耗組成：1. 芯片靜態(tài)功耗；2. 設計靜態(tài)功耗；3. 設計動態(tài)功耗。

　　●  芯片靜態(tài)功耗：FPGA在上電后還未配置時，主要由晶體管的泄露電流所消耗的功耗。

　　●  設計靜態(tài)功耗：當FPGA配置完成后，當設計還未啟動時，需要維持I/O的靜態(tài)電流，時鐘管理和其它部分電路的靜態(tài)功耗。

　　●  設計動態(tài)功耗：FPGA內(nèi)設計正常啟動后，設計的功耗；這部分功耗的多少主要取決于芯片所用電平，以及FPGA內(nèi)部邏輯和布線資源的占用。

　　顯而易見，前兩部分的功耗取決于FPGA芯片及硬件設計本身，很難有較大的改善?？梢詢?yōu)化是第3部分功耗：設計動態(tài)功耗，而且這部分功耗占總功耗的90%左右，因此所以降低設計動態(tài)功耗是降低整個系統(tǒng)功耗的關鍵因素。上面也提到過功耗較大會使FPGA發(fā)熱量升高，那有沒有一個定量的分析呢？答案當然是有，如下式：

　　Tjmax > θJA * PD + TA

　　其中Tjmax表示FPGA芯片的結(jié)溫（maximum junction temperature）；θJA表示FPGA與周圍大氣環(huán)境的結(jié)區(qū)熱阻抗（Junction to ambient thermal resistance），單位是°C/W;PD表示FPGA總功耗（power dissipation），單位是W;TA表示周圍環(huán)境溫度。

　　以XC7K410T-2FFG900I系列芯片為例，θJA = 8.2°C/W,在TA = 55°C的環(huán)境中，想要結(jié)溫Tjmax不超過100°C的情況下，可以推算FPGA的總功耗：PD < （Tjmax - TA）/θJA=（100 - 55）/8.2=5.488W，之前估算的20W與之相差太遠，因此優(yōu)化是必不可少的：

　　1）降低θJA:熱阻抗取決于芯片與環(huán)境的熱傳導效率，可通過加散熱片或者風扇減小熱阻抗

　　                   圖1

　　2）減小PD:通過優(yōu)化FPGA設計，降低總功耗，這也是本文重點講解的部分。

　　2.功耗估計

　　在講解低功耗設計之前，介紹一下xilinx的功耗估計工具XPE（Xilinx Power Estimator），XPE主要是在項目初期，處于系統(tǒng)設計，RTL代碼并未完善階段功耗估計時使用。大家可以在xilinx上到：https://www.xilinx.com/power,它是一個基于EXCEL的工具，如圖2所示，功能做的十分豐富，感嘆EXCEL也未免太強大了吧。

　　                   圖2

　　在設計完成綜合實現(xiàn)后，則可以使用vivado自帶的功耗分析工具進行計算功耗。打開綜合實現(xiàn)后的設計，點擊report power即可得到功耗分析的結(jié)果，如圖3,4所示。

　　                    圖3

　                 　圖4

　　3.低功耗設計

　　關于FPGA低功耗設計，可從兩方面著手：1）。 算法優(yōu)化；2）。 FPGA資源使用效率優(yōu)化。

　　1）算法優(yōu)化

　　算法優(yōu)化可分為兩個層次說明：實現(xiàn)結(jié)構(gòu)和實現(xiàn)方法

　　首先肯定需要設計一種化的算法實現(xiàn)結(jié)構(gòu)，設計一種化的結(jié)構(gòu)，使資源占用達到少，當然功耗也能降到，但是還需要保證性能，是FPGA設計在面積和速度上都能兼顧。比如在選擇采用流水線結(jié)構(gòu)還是狀態(tài)機結(jié)構(gòu)時，流水線結(jié)構(gòu)同一時間所有的狀態(tài)都在持續(xù)工作，而狀態(tài)機結(jié)構(gòu)只有一個狀態(tài)是使能的，顯而易見流水線結(jié)構(gòu)的功耗更多，但其數(shù)據(jù)吞吐率和系統(tǒng)性能更優(yōu)，因此需要合理選其一，使系統(tǒng)能在面積和速度之間得到平衡；

　　另一個層面是具體的實現(xiàn)方法，設計中所有吸收功耗的信號當中，時鐘是罪魁禍首。雖然時鐘可能運行在 100 MHz,但從該時鐘派生出的信號卻通常運行在主時鐘頻率的較小分量（通常為 12%~15%）。此外，時鐘的扇出一般也比較高。這兩個因素顯示，為了降低功耗，應當認真研究時鐘。 首先，如果設計的某個部分可以處于非活動狀態(tài)，則可以考慮禁止時鐘樹翻轉(zhuǎn)，而不是使用時鐘使能。時鐘使能將阻止寄存器不必要的翻轉(zhuǎn)，但時鐘樹仍然會翻轉(zhuǎn)，消耗功率。其次，隔離時鐘以使用少數(shù)量的信號區(qū)。不使用的時鐘樹信號區(qū)不會翻轉(zhuǎn)，從而減輕該時鐘網(wǎng)絡的負載。

　　2）資源使用效率優(yōu)化

　　資源使用效率優(yōu)化是介紹一些在使用FPGA內(nèi)部的一些資源如BRAM,DSP48E1時，可以優(yōu)化功耗的方法。FPGA動態(tài)功耗主要體現(xiàn)為存儲器、內(nèi)部邏輯、時鐘、I/O消耗的功耗。

　　其中存儲器是功耗大戶，如xilinx FPGA中的存儲器單元Block RAM,因此在這邊主要介紹對BRAM的一些功耗優(yōu)化方法。

　　如圖5中實例，雖然BRAM只使用了7%,但是其功耗0.601W占了總設計的42%,因此優(yōu)化BRAM的功耗能有效地減小FPGA的動態(tài)功耗。

　                  　圖5

　　下面介紹一下優(yōu)化BRAM功耗的方法：

　　a）使用“NO CHANGE”模式：在BRAM配置成True Dual Port時，需要選擇端口的操作模式：“Write First”,“Read First” or “NO CHANGE”,避免讀操作和寫操作產(chǎn)生沖突，如圖6所示；其中“NO CHANGE”表示BRAM不添加額外的邏輯防止讀寫沖突，因此能減少功耗，但是設計者需要保證程序運行時不會發(fā)生讀寫沖突。

　                   　圖6

　　圖5中的功耗是設置成“Write First”時的，圖7中是設置成“NO CHANGE”后的功耗，BRAM的功耗從0.614W降到了0.599W，因為只使用了7%的BRAM,如果設計中使用了大量的BRAM,效果能更加明顯。

　                   　圖7

　　b）控制“EN”信號：BRAM的端口中有clock enable信號，如圖8所示，在端口設置中可以將其使能，模塊例化時將其與讀/寫信號連接在一起，如此優(yōu)化可以使BRAM在沒有讀/寫操作時停止工作，節(jié)省不必要的功耗。

　                   　圖8

　　如圖9所示為控制“EN”信號優(yōu)化后的功耗情況，BRAM功耗降到了0.589W。

　　                  圖9

　　c）拼深度：當設計中使用了大量的存儲器時，需要多塊BRAM拼接而成，如需要深度32K,寬度32-bit,32K*32Bit的存儲量，但是單塊BRAM如何配置是個問題？7 series FPGA中是36Kb 的BRAM,其中一般使用32Kb容量，因此可以配置成32K*1-bit或者1K*32-bit,多塊BRAM拼接時，前者是“拼寬度”（見圖10），后者是“拼深度”（見圖11）。兩種結(jié)構(gòu)在工作時，“拼寬度”結(jié)構(gòu)所有的BRAM需要同時進行讀寫操作；而“拼深度”結(jié)構(gòu)只需要其中一塊BRAM進行讀寫，因此在需要低功耗的情況下采用“拼深度”結(jié)構(gòu)。

　　注：“拼深度”結(jié)構(gòu)需要額外的數(shù)據(jù)選擇邏輯，增加了邏輯層數(shù)，為了降低功耗即犧牲了面積又犧牲了性能。

　                     　圖10

　                       　圖11