現(xiàn)今非常復(fù)雜的系統(tǒng)設(shè)計可能需要分配幾個邏輯標(biāo)準(zhǔn)和幾個頻率的時鐘信號復(fù)本。時鐘的多個復(fù)本可能需要一個扇出緩存用于分配。時鐘的頻率乘數(shù)可能需要一個PLL合成器。所有這些要求可以結(jié)合在一個有挑戰(zhàn)性的時鐘樹型設(shè)計中。

　　電子系統(tǒng)要求可靠的定時參考——系統(tǒng)時鐘，本文研究并比較了兩種系統(tǒng)時鐘，晶振和鎖相環(huán)（PLL）合成器。系統(tǒng)主時鐘的產(chǎn)生和分配至少要求一個振蕩源驅(qū)動一個增益放大器，轉(zhuǎn)換成標(biāo)準(zhǔn)邏輯電平，以及一個時鐘分配網(wǎng)絡(luò)。常見的兩種振蕩源是晶振時鐘模塊和鎖相環(huán)（PLL）合成器時鐘。復(fù)雜的系統(tǒng)時鐘包括：振蕩源之間的復(fù)用功能，另外轉(zhuǎn)換成其他邏輯電平、扇出緩存、零延遲緩沖、諧波調(diào)整高乘數(shù)頻率生成和頻率分割。請參見圖1：通用系統(tǒng)時鐘設(shè)計用系統(tǒng)時鐘樹描述了安森美半導(dǎo)體器件各種可能的拓展結(jié)構(gòu)和應(yīng)用。（欲想了解晶振供應(yīng)信息請點擊：http://www.hbjingang.com/product/infomation/947430/201336102819421.html ）

　　AND8248/D：

　　現(xiàn)今非常復(fù)雜的系統(tǒng)設(shè)計可能需要分配幾個邏輯標(biāo)準(zhǔn)和幾個頻率的時鐘信號復(fù)本。某些板子也可能需要在幾個要求零延遲緩存和斜波調(diào)整緩存的元件之間有的斜波和同步特性。時鐘的多個復(fù)本可能需要一個扇出緩存用于分配。時鐘的頻率乘數(shù)可能需要一個PLL合成器。所

　　有這些要求可以結(jié)合在一個有挑戰(zhàn)性的時鐘樹型設(shè)計中。

　　晶振時鐘（XO）特性評析：

　　傳統(tǒng)的通用系統(tǒng)時鐘樹型振蕩源是一個石英晶體。為了讓振蕩器工作，晶體石英也必須在一個帶增益放大器的環(huán)路中，以補償晶體損耗和匹配阻抗。這個增益放大器也必須將電平轉(zhuǎn)換為標(biāo)準(zhǔn)邏輯電平，給系統(tǒng)時鐘分配網(wǎng)絡(luò)使用。有關(guān)晶振的通用原理圖，請參見圖1：典型晶振時鐘。

　　晶振時鐘（或XO）通常是一個密封的單一源，或者是一個帶內(nèi)部晶體和集成電路的罐狀模塊，盡管分立混合結(jié)構(gòu)也是一種替代設(shè)計。這些振蕩器制造復(fù)雜，價格相對較高，上市時間長，而且客戶的獨特要求通常會增加成本。晶振時鐘通常限制在一個頻率和一個邏輯輸出，或一個差分對。其可在基本或泛音模式下工作。

　　總的來講，晶振時鐘在頻率準(zhǔn)確度和度以及邏輯電平兼容性方面比較突出；而主要的性能局限體現(xiàn)在固定的工作頻率、單輸出、客戶定制應(yīng)用的專用頻率、物理尺寸大、交付時間長等方面。

　　PLL合成器特性分析：

　　鎖相環(huán)合成器時鐘發(fā)生器是一種更先進(jìn)的系統(tǒng)時鐘樹型振蕩源，它提供更大的設(shè)計靈活性并可能降低成本。通過采用完全集成的鎖相環(huán)（PLL）電路，更多的功能可以使用，如晶體頻率的倍數(shù)和輸出相位對齊。相對于頻率不同的多個晶體設(shè)計，合成器時鐘器件可以顯著降低成本。與常用的晶振相比，安森美半導(dǎo)體的PLL合成器時鐘發(fā)生器提供了相近或更好的參數(shù)性能、更大的設(shè)計靈活性、較低的總成本，且交付時間短。有關(guān)PLL合成器時鐘發(fā)生器的簡單通用原理圖，請參見圖2：典型PLL合成器時鐘。

　　通用PLL合成器時鐘器件需要一個外部晶體并包含一個能夠?qū)w的特定頻率加倍或分頻的集成鎖相環(huán)（PLL）電路。外部晶體可以增加微調(diào)或拉動頻率的靈活性，但是需要在晶體每一側(cè)各安裝一個額外的外部穩(wěn)定電容。

　　工作時，石英晶體也必須在環(huán)路中，同時配置一個增益放大器，以補償晶體損耗和匹配阻抗。此增益放大器輸出稱為鑒頻鑒相器（PFD）的參考信號，由它驅(qū)動電荷泵和低通濾波器（LPF）。LPF輸出接近直流電平，由它驅(qū)動壓控振蕩器（VCO）的頻率。VCO的輸出可以連接到器件之外，但也可通過分頻計數(shù)器（÷N）發(fā)送并作為反饋信號送回PFD。作為一個動態(tài)回路，PFD將反饋信號與參考信號相比較，并輸出一個脈沖寬度調(diào)制信號，根據(jù)晶體參考向上或向下推動VCO頻率/相位。電荷泵確保脈沖寬度調(diào)制信號不會在高低電平之間變化。“÷N”計數(shù)器將VCO輸出頻率加倍。有關(guān)鎖相環(huán)通用操作，請參見AND8040。

　　與所有PLL輸出相同，VCO輸出相位相對于輸入?yún)⒖夹盘柦咏悖阊舆t緩存）。當(dāng)PLL反饋環(huán)路“÷N”在外部訪問時，可能增加可控延遲。更復(fù)雜的PLL合成器器件可能包含多個PLL、額外的輸入或輸出分頻器、邏輯系列轉(zhuǎn)換器或扇出組。VCO輸出也必須進(jìn)行電平轉(zhuǎn)換為標(biāo)準(zhǔn)的邏輯電平，供系統(tǒng)時鐘分配網(wǎng)絡(luò)使用。

　　值得一提的是，PLL合成器時鐘除了具備晶振時鐘的所有優(yōu)點之外，還具有頻率較低（較廉價的）、多邏輯系列輸出、差分輸出、多個可選頻率、擴(kuò)頻選擇、布局板面積優(yōu)化（總管腳尺寸減?。?、可拉頻率、去抖動、供貨時間更短、降低客戶BOM成本等方面的優(yōu)勢。但是，PLL合成器時鐘在對晶體電容考慮方面也具有一定的局限性。

　　如何考量頻率度和穩(wěn)定性：

　　頻率的定義是每秒的振蕩數(shù)，但是通常近似為有明顯誤差的瞬時頻率（波長周期的對應(yīng)值）測量值。頻率度表示頻率測量值的有效位數(shù)。

　　輸出頻率（Fout）度是額定或平均規(guī)格值（Fin）的邊際誤差（偏差邊界），且通常表示為百萬分率（PPM）。

　　晶體工作度一般在25℃時測量，因為這時的工作溫度、輸入電壓、老化震動變化引起的效應(yīng)是穩(wěn)定的。

　　頻率穩(wěn)定性一般表示為百萬分率（PPM）。它規(guī)定了溫度、電壓和時間（偏移和老化）等參數(shù)范圍與參考頻率的偏差邊界，如：公共的晶體規(guī)格穩(wěn)定性指過壓和溫度為25PPM、50PPM和100PPM。

　　晶體驅(qū)動的PLL頻率合成器的相位和頻率鎖定在晶體信號上，索引保持了晶體規(guī)格穩(wěn)定性和度的PPM值。在PLL中，平均輸出頻率fout是輸入?yún)⒖计骄l率乘以一個乘數(shù)因子N：

　　Fout = (N)(Fin)  （方程1）

　　其中：

　　Fout是平均輸出頻率  （單位：MHz）

　　N是乘數(shù)因子

　　Fin 是輸入?yún)⒖计骄l率   （單位：MHz）

　　PLL輸出信號頻率度Fouta表示為相對于輸出目標(biāo)平均頻率的偏差±PPM（百萬分率），等于表示為相對于輸入目標(biāo)參考平均頻率±PPM的輸入度。這是因為PLL將相位和頻率都與輸入信號鎖定。

　　Fouta（輸出頻率±PPM） （方程2）

　　= Fina（輸入頻率±PPM）

　　其中：

　　Fouta是輸出偏差（相對于輸出目標(biāo)平均頻率的±PPM）

　　Fina是輸入偏差（相對于輸入目標(biāo)參考平均頻率的±PPM）

　　如果輸入信號與輸入平均頻率的偏差為±20PPM，輸出參考與輸出平均頻率的偏差為±20PPM，而與PLL的N環(huán)路乘數(shù)因子無關(guān)。當(dāng)頻率度邊界的單位為赫茲 （或MHz）時，它們乘以PLL環(huán)路乘數(shù)因子N。

　　抖動性能是獲得穩(wěn)定輸出頻率的關(guān)鍵

　　基于PLL的穩(wěn)定的頻率合成器顯示主要由晶體規(guī)格確定的輸出頻率穩(wěn)定性，同時表現(xiàn)出大于晶體規(guī)格的加性特性的Rj（隨機(jī)抖動）幅度。輸出抖動幅度規(guī)定為Rj(RMS)，逐周期（RMS），周期（RMS），或總抖動（峰值到峰值）是測量的時間單位，一般為ps。

　　隨機(jī)抖動（Rj）是與理想?yún)⒖贾翟谶吔缇嚯x上的平穩(wěn)偏差。經(jīng)常在時域進(jìn)行多次瞬時波形測量（一般10,000次）。測量頻率時，真正的高斯Rj（隨機(jī)抖動）總是存在，并且總是相加為零，而Rj（隨機(jī)抖動）的幅度測量值是與頻率無關(guān)的參數(shù)。周期抖動是波形周期與理想?yún)⒖嘉恢玫乃矔r偏差的累積（一般為10,000次）。

　　相應(yīng)地，抖動測量通?？梢酝ㄟ^對理想?yún)⒖蓟蜉d頻相差指定偏移測量頻帶內(nèi)的頻域相位噪聲求和而得到。接近載頻的采樣時間長度不實際，限制了下測量帶截斷。接近殘留噪聲平層后，上測量帶截斷也將受限制。

　　任何晶體震動都會產(chǎn)生大相位偏差。電源噪聲、串?dāng)_和EMI都會影響抖動。

　　總結(jié)

　　系統(tǒng)時鐘樹由一個或幾個晶振時鐘（XO）組成，它們可以用PLL合成器時鐘和分頻器代替。每個PLL合成器時鐘輸出頻率可以進(jìn)一步分頻，以代替兩個和更多的晶振時鐘（XO）。