第1部分

　　增強(qiáng)型氮化鎵（eGaN）FET與硅功率MOSFET相比有許多優(yōu)勢(shì)，而且就像MOSFET一樣，許多設(shè)計(jì)人員想通過并聯(lián)器件來提高其轉(zhuǎn)換器的功率性能。因?yàn)閑GaN FET的開關(guān)速度要比商用MOSFET快十倍，所以并聯(lián)會(huì)帶來許多新挑戰(zhàn)。這篇文章分成兩部分，討論了這些挑戰(zhàn)并提出了如何獲得優(yōu)異性能的建議。

　　本文介紹了5種采用半橋配置的基本設(shè)計(jì)，其中每個(gè)開關(guān)使用了4個(gè)EPC2001并聯(lián)器件（100V、25A）。還討論了每個(gè)參量因子的優(yōu)缺點(diǎn)。展示了一種使用并聯(lián)eGaN FET設(shè)計(jì)的1MHz降壓轉(zhuǎn)換器，與相似電路中的先進(jìn)硅器件相比，該器件具有特別優(yōu)異的性能。

　　在這篇文章中，我們把"開關(guān)"定義為像單個(gè)晶體管一樣工作的并聯(lián)FET組。eGaN FET的并聯(lián)將被進(jìn)一步限制為每個(gè)開關(guān)的單個(gè)柵極驅(qū)動(dòng)器。

　　并聯(lián)eGaN FET的考慮因素

　　為成功實(shí)現(xiàn)eGaN FET的并聯(lián)，設(shè)計(jì)人員需要理解所有的參數(shù)以及它們的相互影響。所需考慮的主要方面是：器件特性和電路參數(shù)。

　　器件特性

　　增強(qiáng)型氮化鎵是一種相對(duì)較新的技術(shù)，因此需要研究每個(gè)器件的特性，以便了解它們可能對(duì)并聯(lián)兼容性的影響。顯著的特性包括：并聯(lián)器件的選擇，例如是選多個(gè)小型器件還是數(shù)量較少的大型器件？器件的關(guān)鍵參數(shù)（如RDSon或Rth）是正溫度系數(shù)還是負(fù)溫度系數(shù)？不同器件和批次變化對(duì)設(shè)計(jì)有何影響？

　　eGaN FET的RDSon具有有助于并聯(lián)的正溫度系數(shù)。當(dāng)開關(guān)中的一個(gè)器件溫度變得比其它器件高時(shí)，它會(huì)開始增加RDSon,從而承載較小的總電流負(fù)載。這讓器件得以冷卻下來，直至所有器件溫度達(dá)到均衡為止。

　　鑒于eGaN FET具有一個(gè)輕微正溫度系數(shù)的閾值電壓，Rth的變化可表現(xiàn)為時(shí)間的漂移，這樣，一個(gè)器件將相對(duì)于其它器件導(dǎo)通或者關(guān)斷。這些時(shí)移會(huì)導(dǎo)致單個(gè)器件在短時(shí)間內(nèi)承載整個(gè)負(fù)荷。此外，這些漂移會(huì)在器件之間的電感上感應(yīng)出不期望的電流感應(yīng)電壓。在極端情況下，這將導(dǎo)致錯(cuò)誤的導(dǎo)通或關(guān)斷觸發(fā)，從而對(duì)開關(guān)造成災(zāi)難性的后果。從eGaN FET的詳細(xì)分析中可以發(fā)現(xiàn)，與開關(guān)瞬態(tài)時(shí)間相比，Rth變化所導(dǎo)致的時(shí)序變化非常地小。舉例來說，使用8ns的總柵極上升時(shí)間（從0V至5V）及兩個(gè)并聯(lián)器件（其中一個(gè)器件Rth為1.4V,另一個(gè)器件Rth為1.54V），導(dǎo)致的時(shí)移僅為224ps（低于總漏源開關(guān)過渡時(shí)間的5%）。

　　電路參數(shù)

　　eGaN FET就像其對(duì)手MOSFET一樣，不可能簡(jiǎn)單地將它們各自的每個(gè)端子連接到彼此，而得到一個(gè)好的開關(guān)。為了確保每個(gè)器件發(fā)揮出性能，以及并聯(lián)開關(guān)能夠發(fā)揮出接近理論上的性能，我們需要對(duì)電路做出一定的調(diào)整。此外，eGaN FET開關(guān)速度更快，閾值電壓（Rth）更低，并且可能具有更大的米勒電容比。所有這些因素迫使設(shè)計(jì)人員需要仔細(xì)考慮并聯(lián)版圖設(shè)計(jì)和所得電路。

　　圖1顯示了一個(gè)半橋轉(zhuǎn)換器的一般原理圖，并詳細(xì)給出了具有兩個(gè)并聯(lián)器件的低側(cè)開關(guān)。為了確保可靠工作，電路中有兩個(gè)參數(shù)需要加以控制：源極電感，它會(huì)在器件中引入不期望的柵極電壓，該參數(shù)依據(jù)流經(jīng)開關(guān)的電流的di/dt而定；米勒電容，在開關(guān)事件期間，它會(huì)在柵極路徑中引入電流，該參數(shù)受開關(guān)的dv/dt驅(qū)動(dòng)。諷刺的是，為了確保di/dt不會(huì)引發(fā)柵極電壓，需要高阻抗的柵極環(huán)路；而在同時(shí)，為了減小dv/dt引起的柵極電流的作用，柵極環(huán)路又需要低阻抗。

圖1:兩個(gè)并聯(lián)器件的一般原理圖。圖中標(biāo)明了寄生電感的位置。

　　為了克服這一設(shè)計(jì)矛盾，設(shè)計(jì)人員必須理解上述每個(gè)效應(yīng)的影響：容限有多大，以及還有別的什么措施可以減輕這些效應(yīng)所引起的問題？終，設(shè)計(jì)歸結(jié)為能夠?qū)崿F(xiàn)多好的柵極驅(qū)動(dòng)電路與電源電路的隔離。

　　詳細(xì)的分析和仿真結(jié)果表明：源極電感是電路中重要的元素，必須盡可能保持，這個(gè)可以通過犧牲漏極電感來實(shí)現(xiàn)；柵極電感會(huì)比源極電感大，兩者的比例很難小于10:1,這是由于柵極驅(qū)動(dòng)傳輸線長(zhǎng)而窄的緣故；柵極驅(qū)動(dòng)器的輸出和輸入阻抗可以通過"編程"并通過降低dv/dt的方式來進(jìn)一步提高開關(guān)性能，但這樣卻會(huì)以犧牲效率為代價(jià)；包含柵極電感的完整解決方案將形成具有正弦項(xiàng)和指數(shù)項(xiàng)的三階系統(tǒng)，這要求數(shù)字分析才能得到解決方案。

　　圖2顯示了柵極環(huán)路的簡(jiǎn)化電路，其中的電路元件可能影響到開關(guān)的dv/dt和di/dt抗擾度。dv/dt電路可簡(jiǎn)化為分流器，而di/dt電路則簡(jiǎn)化為分壓器。通過某些簡(jiǎn)化假設(shè)，我們可以為開關(guān)的di/dt和dv/dt抗擾度推導(dǎo)出公式（1）和（2）。這些公式能夠同樣地適用于單個(gè)器件或多個(gè)并聯(lián)器件開關(guān)。使用這兩個(gè)公式的關(guān)鍵是確定正確的源極和柵極環(huán)路電感。

圖2:確定dv/dt（左）和di/dt（右）抗擾度的簡(jiǎn)化原理圖。

　　開關(guān)的di/dt抗擾度可以用公式（1）確定：

　　其中：di/dt=經(jīng)過源極電感的電流的變化率[A?s-1],Rth=開關(guān)的閾值電壓[V],Rg=柵極電阻[Ω],RDR=柵極驅(qū)動(dòng)器的輸出電阻[Ω],Lg=柵極電感[H],Cgs=柵源電容[F],Ls=源極電感[H].

　　開關(guān)的dv/dt抗擾度可以用公式（2）確定：

　　其中：dv/dt=漏源間電壓的變化率[V?s-1],Cgd=柵漏電容[F].

　　比較eGaN FET和MOSFET的易感性

　　在使用并聯(lián)器件時(shí)，實(shí)際器件參數(shù)和元器件版圖參數(shù)都變得非常重要。比如，考慮一個(gè)忽略Lg的簡(jiǎn)化后的開關(guān)電路，并且漏極電流在整個(gè)換向時(shí)間內(nèi)呈線性增加。電流換向間隔時(shí)間就可以近似表示為：

　　其中：t ΔI =電流換向間隔時(shí)間[s],gm=跨導(dǎo)[S],VDR=柵極驅(qū)動(dòng)器電壓[V],IDS=漏電流[A].

　　由于eGaN FET與等效MOSFET相比，具有更低的驅(qū)動(dòng)電壓、柵極電阻和電容，因此上述公式中的共源電感項(xiàng)的效應(yīng)，會(huì)變得顯著很多。圖3描繪的是根據(jù)共源電感值的變化，EPC2001和類似的先進(jìn)MOSFET（英飛凌BSC060N10N）的導(dǎo)通和關(guān)斷時(shí)間間隔（關(guān)斷時(shí)，VDR–Rth項(xiàng)被Rth所代替），即上述電流換向時(shí)間公式。圖3清楚地表明，eGaN FET換向時(shí)間受共源電感的影響比MOSFET大得多，當(dāng)Ls值足夠高時(shí)，可能會(huì)超越eGaN FET性能。

圖3:共源電感效應(yīng)對(duì)MOSFET和eGaN FET導(dǎo)通與關(guān)斷時(shí)間的影響的比較。

　　同樣地，電壓換向間隔可以從兩方面考慮。首先，確定給定柵極驅(qū)動(dòng)器的開關(guān)時(shí)間性能；其次，確定對(duì)感應(yīng)dv/dt事件引起的誤導(dǎo)通的敏感度。

　　其中：t ΔV =電壓換向間隔時(shí)間[s],Q gd =柵漏電荷[C],RDR-up =柵極驅(qū)動(dòng)器的導(dǎo)通電阻[Ω],VPL=臺(tái)階電壓[V].

　　如果我們現(xiàn)在假設(shè)在此過渡過程中的峰值dv/dt比平均dv/dt約高30%,那么沒有dv/dt（米勒）導(dǎo)通事件發(fā)生時(shí)的開關(guān)時(shí)間可以近似表示為：

　　其中：tΔVimmune=針對(duì)抗干擾的電壓換向間隔時(shí)間[s],VDC=直流總線電壓[V],RDR-down =柵極驅(qū)動(dòng)器關(guān)斷電阻[Ω].

　　圖4繪出了得到的作為柵極驅(qū)動(dòng)電阻Rg函數(shù)的dv/dt換向時(shí)間。圖4還給出了超出FET的Rth之前的換向時(shí)間的極限值。這個(gè)換向時(shí)間被定義為互補(bǔ)開關(guān)的抗擾度極限值，開關(guān)速度稍快一點(diǎn)就有可能導(dǎo)致不期望的開關(guān)行為。從圖4可以看出，在使用MOSFET的情況下，換向時(shí)間要比針對(duì)抗擾度預(yù)測(cè)的值大得多，從而提供了更大的dv/dt抗擾度。如果使用eGaN FET,針對(duì)抗擾度的換向時(shí)間較能夠?qū)崿F(xiàn)的值大，因此，建議關(guān)斷時(shí)的Rg值比導(dǎo)通時(shí)的低。

圖4:柵極電阻效應(yīng)對(duì)MOSFET和eGaN FET導(dǎo)通換向時(shí)間影響的比較。

　　從圖4所示的圖形可以進(jìn)一步發(fā)現(xiàn)，因?yàn)閑GaN FET可以比MOSFET開關(guān)更快，并具更少的電荷，因此對(duì)Rg的變化沒有這么敏感。然而，這并不意味著eGaN FET具有更好的抗擾性。

　　當(dāng)有更多器件并聯(lián)在一起時(shí)，隨著柵極環(huán)路的增長(zhǎng)，Lg和RDR的影響會(huì)增加，這樣，dv/dt抗擾性能將會(huì)變差--為了提高抗擾性能，"延長(zhǎng)開關(guān)時(shí)間"成為選擇。

　　版圖設(shè)計(jì)考慮

　　eGaN FET的平面柵格陣列（LGA）封裝與傳統(tǒng)MOSFET封裝大不相同。LGA封裝有助推動(dòng)新的版圖設(shè)計(jì)，從而顯著減少并聯(lián)器件之間的寄生電感。考慮到eGaN FET開關(guān)速度非?？?，并具有低柵極閾值電壓，因此，這些新的選擇對(duì)實(shí)現(xiàn)的器件并聯(lián)解決方案至關(guān)重要。盡管eGaN封裝和器件具有很大的優(yōu)勢(shì)，設(shè)計(jì)人員仍然需要仔細(xì)考慮轉(zhuǎn)換器設(shè)計(jì)的版圖。

　　我們總是需要從兩個(gè)角度來考慮版圖設(shè)計(jì)：印刷電路板限制（包括電路板組裝）及布局和布線設(shè)計(jì)。eGaN FET對(duì)此要求也不例外，但由于它們的小尺寸、緊湊連接結(jié)構(gòu)和對(duì)電流和電壓規(guī)格的高要求，可能需要額外的考慮。

　　為了回答版圖設(shè)計(jì)方面的許多問題，宜普（EPC）公司開發(fā)了5個(gè)半橋設(shè)計(jì)，其中每個(gè)開關(guān)都有多達(dá)4個(gè)并聯(lián)器件（圖5）。圖6顯示了測(cè)試設(shè)置的框圖。

圖5:評(píng)估版圖設(shè)計(jì)。

圖6:并聯(lián)評(píng)估測(cè)試電路板設(shè)計(jì)的框圖。

　　表1總結(jié)了各個(gè)設(shè)計(jì)的差異。表1中使用的柵極結(jié)構(gòu)的定義見圖7.

表1:本分析中使用的5個(gè)設(shè)計(jì)的關(guān)鍵屬性。

圖7:評(píng)估設(shè)計(jì)中使用的各種柵極連接結(jié)構(gòu)。

　　經(jīng)過對(duì)5個(gè)設(shè)計(jì)的分析與測(cè)量得出的柵極和源極電感見表2.

表2:5個(gè)設(shè)計(jì)樣例的柵極和源極電感。

　　并聯(lián)開關(guān)的di/dt抗擾性

　　現(xiàn)在我們可以用電感值來確定每個(gè)設(shè)計(jì)工作時(shí)的di/dt極限值；然后，可以用這些數(shù)字確定哪個(gè)設(shè)計(jì)能夠?yàn)椴⒙?lián)提供的工作結(jié)果；隨后，在設(shè)計(jì)中可以選擇1到4個(gè)并聯(lián)器件，來確定并聯(lián)eGaN FET的品質(zhì)因數(shù)（FOM）。

　　源極電感在柵極環(huán)路中很大程度上是共享的，可能會(huì)影響電壓，這將導(dǎo)致不必要的開關(guān)導(dǎo)通或者關(guān)斷。公式（1）給了在di/dt事件發(fā)生時(shí)，由共源電感引入柵極的電壓值。將感應(yīng)電壓的極限值設(shè)置為柵極閾值電壓后（對(duì)EPC2001器件來說，這個(gè)極限的典型值是1.4V），我們就可以確定一個(gè)設(shè)計(jì)的di/dt極限值。

　　使用表中的電感值和典型的閾值電壓，我們可以得出每個(gè)設(shè)計(jì)在使用4個(gè)器件時(shí)的di/dt極限值，如表3所示。

表3:分別為5個(gè)設(shè)計(jì)樣例計(jì)算出的di/dt極限值。

　　從di/dt抗擾度的結(jié)果可以看出，A設(shè)計(jì)的性能比其它設(shè)計(jì)要差得多。這個(gè)設(shè)計(jì)的目的就是要突出不正確的eGaN FET并聯(lián)方法，同時(shí)，由于這種方法具有非常小的供電環(huán)路去耦電感，因此從另一角度來看，它又似乎很有吸引力。

　　并聯(lián)開關(guān)的dv/dt抗擾性

　　既然di/dt抗擾性的問題得到了解決，我們還需要對(duì)dv/dt抗擾性進(jìn)行考慮。漏源間的快速電壓過渡過程可能將電流引入柵極電路。當(dāng)開關(guān)關(guān)斷而對(duì)立開關(guān)導(dǎo)通時(shí)，這種情況就會(huì)發(fā)生。包含柵極驅(qū)動(dòng)器的低柵極阻抗，將確保開關(guān)中器件的柵極在dv/dt事件發(fā)生時(shí)保持關(guān)斷狀態(tài)。從圖1和圖2可以看出，柵極電路中有多個(gè)元件，包括：關(guān)斷電阻（Rgoff）、柵極電路電感（Lg）、共源電感（Ls）、柵源電容（Cgs）、柵漏電容（Cgd）以及柵極驅(qū)動(dòng)器關(guān)態(tài)電阻（RDR）（嵌入在Vgatedrive中）。

　　對(duì)柵極電路的分析表明，在柵極間的電感和電阻都是串聯(lián)的。Cgd是把電流引入柵極的元件，柵極電路中的元件阻抗，將決定電壓上升的幅度。Cgd對(duì)于漏極電壓來說，是非線性的，因此，分析有些復(fù)雜。為了簡(jiǎn)化分析，我們使用了60pF的固定值。評(píng)估板使用了以下電阻值：RDR=100mΩ和Rgoff=1Ω。

　　我們可以發(fā)現(xiàn)，由于走線非常短，走線電阻將變得可以忽略不計(jì)。電路可以精簡(jiǎn)為跨Cgs兩端的電阻（Rg+RDR）和電感（Lg+Ls）的串聯(lián)。感應(yīng)電流將在Cgs和電阻-電感電路之間分配。這個(gè)電路很難計(jì)算dv/dt,因?yàn)橐恍┙獯鸷姓袷幏至俊５枰f明的是，電阻（Rg+RDR）和電感（Lg+Ls）應(yīng)盡可能小。對(duì)所有設(shè)計(jì)來說，電阻（Rg+RDR）是相同的，因此結(jié)論是：抗擾度水平與電感（Lg+Ls）成反比。計(jì)算得到的結(jié)果見表4.

表4:針對(duì)5個(gè)設(shè)計(jì)樣例計(jì)算得到的dv/dt極限值。

　　定量的并聯(lián)分析：開關(guān)品質(zhì)因數(shù)

　　不論是用單個(gè)器件還是用多個(gè)并聯(lián)器件設(shè)計(jì)，轉(zhuǎn)換器的性能都可以通過創(chuàng)建有意義的開關(guān)品質(zhì)因數(shù)（FOM）進(jìn)行定量比較。該品質(zhì)因數(shù)只包含了開關(guān)能力，而省略了明顯的RDSon和熱優(yōu)勢(shì)。在本文中，dv/dt和di/dt抗擾性被認(rèn)為是關(guān)鍵的性能考慮因數(shù)，因此，在預(yù)測(cè)并聯(lián)器件轉(zhuǎn)換器性能時(shí)，將這些數(shù)量包含進(jìn)FOM定義中非常合理。另外，F(xiàn)OM可以按照每個(gè)開關(guān)并聯(lián)器件的數(shù)量進(jìn)行定義。那么，這種FOM的趨勢(shì)是提供轉(zhuǎn)換器在使用并聯(lián)器件工作時(shí)的極限指示。

圖8:使用2個(gè)和4個(gè)并聯(lián)器件的不同版圖間的開關(guān)FOM比較。單個(gè)器件的FOM為1.0.

　　上述新的FOM定義由下列公式給出：

　　其中：dvn/dt=n個(gè)并聯(lián)器件的dv/dt抗擾度[V?s-1],din/dt=n個(gè)并聯(lián)器件的di/dt抗擾度[A?s-1],dv1/dt=單器件版轉(zhuǎn)換器的dv/dt抗擾度[V?s-1],di1/dt=單器件版轉(zhuǎn)換器的di/dt抗擾度[A?s-1],n=每個(gè)開關(guān)的并聯(lián)器件數(shù)量。

　　FOM可以被理解為，并聯(lián)轉(zhuǎn)換器相對(duì)單器件轉(zhuǎn)換器的開關(guān)功率損耗倍增因子。

　　使用公式（7）并規(guī)范化到單器件版的設(shè)計(jì)，可以得到每個(gè)設(shè)計(jì)使用2個(gè)和4個(gè)并聯(lián)FET的規(guī)范化FOM的圖表。

　　從FOM結(jié)果看到，B設(shè)計(jì)明顯是的設(shè)計(jì)。下面讓我們來更詳細(xì)地研究這個(gè)設(shè)計(jì)，以便確定并聯(lián)器件的數(shù)量將如何影響轉(zhuǎn)換器的性能。圖9展示了采用不同數(shù)量并聯(lián)器件的B設(shè)計(jì)的不同版圖。

圖9:采用不同數(shù)量并聯(lián)器件的B設(shè)計(jì)的版圖選擇。

　　表5給出了圖9給定設(shè)計(jì)的電感和抗擾度極限值。圖10顯示了FOM.

表5:針對(duì)圖9所示不同情況，計(jì)算出的電感和抗擾度極限值。

圖10:采用不同數(shù)量并聯(lián)器件的B設(shè)計(jì)的FOM性能。

　　第1部分小結(jié)

　　eGaN FET可以并聯(lián)使用嗎？對(duì)這個(gè)問題的簡(jiǎn)單回答是"可以".但是，由于eGaN FET具有更高的開關(guān)速度能力，相比MOSFET而言，源極電感和柵極電感要更加重要。隨著并聯(lián)器件數(shù)量的增加，快速開關(guān)器件的性能與版圖的影響相比變得不那么相關(guān)，也就是說，這些器件受版圖而非器件性能所限制。

　　本文討論了各種版圖對(duì)并聯(lián)eGaN FET性能的影響，并定義了開關(guān)FOM,基于并聯(lián)FET的數(shù)量來量化預(yù)測(cè)的轉(zhuǎn)換器性能。大部分預(yù)測(cè)性能的降低，源于隨并聯(lián)FET數(shù)量的增加而下降的開關(guān)速度。開關(guān)速度的下降會(huì)增加轉(zhuǎn)換器的開關(guān)損耗，而減少并聯(lián)FET的優(yōu)勢(shì)。

　　本文還表明，可以將兩個(gè)eGaN FET并聯(lián)而不造成性能的降低。當(dāng)并聯(lián)器件超過兩個(gè)時(shí)，開關(guān)損耗可能會(huì)稍有增加。下面，我們將展示采用兩個(gè)并聯(lián)eGaN FET設(shè)計(jì)的1MHz降壓轉(zhuǎn)換器的實(shí)際結(jié)果，并與的硅MOSFET作比較。

　　第2部分

　　在這篇有關(guān)并聯(lián)eGaN FET的文章的部分里，我們介紹了在一個(gè)半橋配置中、每個(gè)開關(guān)使用了4個(gè)EPC2001（100V,25A）并聯(lián)器件的5種基本設(shè)計(jì)，并根據(jù)實(shí)驗(yàn)進(jìn)行了確認(rèn)。同時(shí)，該部分還討論了每種參量因子的優(yōu)缺點(diǎn)。文中表明，兩個(gè)器件可以被有效地并聯(lián)在一起，而不會(huì)增加誤觸發(fā)或更高開關(guān)損耗的風(fēng)險(xiǎn)。文章的第二部分，介紹了使用兩個(gè)并聯(lián)eGaN FET的1MHz降壓轉(zhuǎn)換器，與采用先進(jìn)硅器件的類似電路相比，這種轉(zhuǎn)換器具有特別優(yōu)異的性能。

　　降壓轉(zhuǎn)換器中并聯(lián)eGaN FET與MOSFET的比較

　　為評(píng)價(jià)并聯(lián)MOSFET和eGaN FET之間的性能差異，我們需要?jiǎng)?chuàng)建一個(gè)同步降壓轉(zhuǎn)換器，并進(jìn)行測(cè)試。圖11顯示了這種轉(zhuǎn)換器的基本原理圖。降壓轉(zhuǎn)換器設(shè)計(jì)的輸入電壓為19VDC,輸出為1.2V.兩個(gè)設(shè)計(jì)的電路都使用了凌力爾特公司的降壓穩(wěn)壓器LTC3833 IC.eGaN FET版本的轉(zhuǎn)換器設(shè)計(jì)中，為提供柵極驅(qū)動(dòng)的兼容性，我們采用了德州儀器（TI）公司的eGaN驅(qū)動(dòng)器（LM5113）。

圖11:用于評(píng)估并聯(lián)FET的同步降壓轉(zhuǎn)換器的基本原理圖。

　　eGaN版本的版圖設(shè)計(jì)有兩種變化。降壓轉(zhuǎn)換器的設(shè)計(jì)如圖12所示。變化在于單FET版和雙并聯(lián)FET版，該并聯(lián)器件是同步整流器。部分中的E設(shè)計(jì)是評(píng)估并聯(lián)版版圖的基礎(chǔ)。（我們沒有選用所討論的理論"B設(shè)計(jì)",是因?yàn)樵谧鲞@個(gè)設(shè)計(jì)時(shí)，我們還沒有認(rèn)識(shí)到其優(yōu)異的性能）。

圖12:用于并聯(lián)評(píng)估的eGaN FET同步整流器降壓轉(zhuǎn)換器版圖。

　　圖13提供了用于對(duì)比評(píng)估的降壓轉(zhuǎn)換器的照片。eGaN FET電路板的尺寸約為2英寸×2英寸，黃色點(diǎn)線代表轉(zhuǎn)換器本身的占位區(qū)域。

圖13:評(píng)估用降壓轉(zhuǎn)換器的照片。左邊=MOSFET版本；中間=單eGaN FET版本；右邊=雙eGaN FET版本。

　　MOSFET版同步降壓轉(zhuǎn)換器使用凌力爾特演示板DC1640A進(jìn)行評(píng)估。表6給出了轉(zhuǎn)換器設(shè)計(jì)的總結(jié)。

表6:MOSFET和eGaN FET轉(zhuǎn)換器設(shè)計(jì)特性的總結(jié)。

　　表6給出的電感值，只適用于同步整流器FET,因?yàn)樗褪窃陔pFET版本中并聯(lián)的這些器件。通過使用PCB內(nèi)專門設(shè)計(jì)的、具有低柵極驅(qū)動(dòng)器電阻（<0.5Ω）的探頭，測(cè)量器件柵極上的柵極電壓的振蕩頻率，我們就可以使用柵源電容值，從一階諧振公式中計(jì)算出柵極電感。利用兩個(gè)器件源極之間的尺寸，再使用平面導(dǎo)體電感公式，就可以計(jì)算出器件間的源極電感。電感的長(zhǎng)度等于彼此靠近的兩個(gè)源極焊盤間的距離，導(dǎo)體的寬度等于過孔組的寬度，厚度等于導(dǎo)體厚度。

　　兩種轉(zhuǎn)換器都工作在1MHz開關(guān)頻率和12VDC輸入。所選擇的MOSFET是根據(jù)演示板物理裝配尺寸選擇的，與eGaN FET具有相似的柵極閾值電壓。所有的轉(zhuǎn)換器都采用相同的輸出電感器（Wurth公司744308025:250 nH、370μΩ），以及4個(gè)并聯(lián)的100μF、1206尺寸的陶瓷輸出電容。

　　圖14顯示了在寬負(fù)載電流范圍內(nèi)，每個(gè)轉(zhuǎn)換器的效率測(cè)量結(jié)果。結(jié)果清楚地表明，基于eGaN FET的轉(zhuǎn)換器具有比采用類似MOSFET的轉(zhuǎn)換器高得多的效率性能。eGaN FET相比MOSFET,雖然具有近兩倍的RDSon值，但eGaN FET卻仍然取得了這一重大的效率改進(jìn)?？刂破鲀?nèi)固有的體二極管30ns傳導(dǎo)時(shí)間對(duì)MOSFET版的效率有進(jìn)一步的負(fù)面影響。

圖14:每個(gè)降壓轉(zhuǎn)換器的效率測(cè)量結(jié)果。

　　圖15和圖16分別顯示了，對(duì)采用單個(gè)器件和兩個(gè)器件的降壓轉(zhuǎn)換器的開關(guān)電壓節(jié)點(diǎn)波形的測(cè)量結(jié)果。

圖15:單器件降壓轉(zhuǎn)換器的測(cè)量波形。

圖16:雙器件降壓轉(zhuǎn)換器的測(cè)量波形。

　　我們對(duì)每個(gè)轉(zhuǎn)換器的dv/dt也進(jìn)行了測(cè)量，結(jié)果見表7.必須注意的是，在雙eGaN FET的情況下，dv/dt要比抗擾度預(yù)測(cè)值高。測(cè)量到的dv/dt比抗擾度預(yù)測(cè)值高這一事實(shí)，并不表示eGaN FET有哪個(gè)參數(shù)被超出了。柵極在關(guān)斷期間，可能經(jīng)歷一個(gè)負(fù)電壓尖峰，這在表面上會(huì)提高米勒電容比。設(shè)計(jì)人員必須測(cè)量并尋找出波形上不期望的導(dǎo)通跡象。這些跡象之一可能是在過渡階段內(nèi)，漏源電壓上出現(xiàn)的一個(gè)小的凸起。

表7:對(duì)每個(gè)設(shè)計(jì)樣例測(cè)量得到的dv/dt極限值。

　　值得注意的是，降壓轉(zhuǎn)換器的同步整流開關(guān)使用的FET并聯(lián)是一種特例。這種情況對(duì)FET來說具有有利條件，與其他類型的轉(zhuǎn)換器和開關(guān)相比，它對(duì)源極電感沒有那么敏感。同時(shí)，源極電感增加到一定值時(shí)，甚至可能對(duì)設(shè)計(jì)有利。

　　并聯(lián)eGaN FET設(shè)計(jì)指南

　　總結(jié)上述實(shí)驗(yàn)，我們可以得出以下一組通用設(shè)計(jì)規(guī)則：

　　在設(shè)計(jì)中，要盡可能把器件之間的源極電感保持到。我們不能將這個(gè)電感與單個(gè)器件的共源電感混為一談。利用短而寬的結(jié)構(gòu)可以達(dá)到這個(gè)目的。

　　保持所有的柵極連接彼此之間非常緊密。柵極連接之間的"間隔"距離越小，共源電感就越小。

　　要盡可能保持柵源阻抗，特別是電感。由于柵極連接一般是長(zhǎng)而窄的走線，所以這一目標(biāo)難于實(shí)現(xiàn)。因?yàn)樽呔€寬度一般受到約束，所以設(shè)計(jì)時(shí)必須保持柵極走線盡可能短。

　　漏極電感相對(duì)源極電感可能會(huì)有所增加。實(shí)踐表明，漏極電感可能有助于在更寬范圍的工作條件下保持系統(tǒng)穩(wěn)定。太大的電感也是有害的。從物理角度來看，這意味著，在設(shè)計(jì)版圖時(shí)，一組開關(guān)可以稍微分散一點(diǎn)。

　　通過增加?xùn)艠O驅(qū)動(dòng)器源極電阻，可以減少開關(guān)事件的dv/dt.這有助于抑制在柵極環(huán)路中可能發(fā)生的振蕩--這種振蕩可能導(dǎo)致超出允許的柵極電壓。

　　增加?xùn)艠O關(guān)斷電阻有助于控制柵極電路。就像在導(dǎo)通情況下一樣，關(guān)斷器件可能在開關(guān)事件中引起振蕩。在關(guān)斷情況下，柵極可能形成負(fù)或正的振鈴現(xiàn)象。正的振鈴可能導(dǎo)致不期望的導(dǎo)通。

　　第二部分小結(jié)

　　本文小結(jié)

　　eGaN FET可以并聯(lián)使用嗎？可以！但是，必須要注意的是，并聯(lián)eGaN FET可能要求調(diào)整柵極電路以降低開關(guān)速度，并確保在器件的抗擾度極限范圍內(nèi)得以工作。開關(guān)速度的調(diào)整可以通過改變柵極驅(qū)動(dòng)器中的導(dǎo)通和關(guān)斷電阻值實(shí)現(xiàn)。

　　另外，有幾種特例能夠在使用并聯(lián)器件時(shí)，改善轉(zhuǎn)換器工作性能。其中的一種特例是降壓轉(zhuǎn)換器中的同步整流器，可以通過將有源器件之間的死區(qū)時(shí)間調(diào)整到零，和允許柵極上出現(xiàn)負(fù)電壓過沖，來提高dv/dt抗擾性。

　　上文將來自部分取得的電路版圖經(jīng)驗(yàn)，應(yīng)用于工作在1MHz的實(shí)際的降壓轉(zhuǎn)換器上。結(jié)果表明，并聯(lián)使用兩個(gè)eGaN FET,可以產(chǎn)生與單器件轉(zhuǎn)換器相當(dāng)?shù)男阅?，而與先進(jìn)硅MOSFET器件實(shí)現(xiàn)相比，其性能則要高出許多。