電子設(shè)計(jì)創(chuàng)新企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司（NASDAQ: CDNS）近日宣布，飛思卡爾半導(dǎo)體公司通過(guò)使用Cadence的“設(shè)計(jì)成功”預(yù)防、分析、實(shí)現(xiàn)和簽收解決方案成功實(shí)現(xiàn)了45納米網(wǎng)絡(luò)設(shè)計(jì)流片，該解決方案能夠幫助加快量產(chǎn)時(shí)間并提高可預(yù)見(jiàn)性。這一流程結(jié)合了業(yè)界的、基于模型的可制造性設(shè)計(jì)（DFM）預(yù)防、分析和簽收，包括Cadence Litho Physical Analyzer （LPA）、Cadence Chemical-Mechanical Polishing Predictor （CCP）、Cadence Litho Electrical Analyzer （LEA）、Cadence QRC Extraction和通過(guò)Cadence Encounter?數(shù)字實(shí)現(xiàn)系統(tǒng)（EDI System）實(shí)現(xiàn)的基于模型的路由優(yōu)化技術(shù)。與傳統(tǒng)的DFM解決方案相比，這一無(wú)縫的方法能夠顯著加快周轉(zhuǎn)時(shí)間（TAT），我們將其用于在特許半導(dǎo)體（Chartered Semiconductor Manufacturing）投片的設(shè)計(jì)中。

    Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開(kāi)發(fā)參考流程，提供低功耗設(shè)計(jì)能力和DFM方法學(xué)。通過(guò)參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點(diǎn)，使用光刻物理分析和強(qiáng)化的統(tǒng)計(jì)靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支持Si2通用功率格式（CPF）有一年多的時(shí)間，而現(xiàn)在加入了新的功能，補(bǔ)充了全面綜合的Cadence低功耗解決方案，幫助提供快速而的低功耗設(shè)計(jì)。

    這次Cadence對(duì)TSMC參考流程9.0版追加的新功能包括一種透明的中間工藝節(jié)點(diǎn)(half-node)設(shè)計(jì)流程，支持TSMC的40納米工藝技術(shù)。這包括支持40納米布局與繞線規(guī)則、一個(gè)全面的可測(cè)試型(design-for-test) 設(shè)計(jì)流程、結(jié)合成品率考量的漏電功耗和時(shí)序的計(jì)算、增強(qiáng)的基于統(tǒng)計(jì)學(xué)的SI時(shí)序分析、層次化的lithographic physical分析、時(shí)序與漏電分析、層次化和并行的臨界域分析和優(yōu)化、基于CMP考量的RC抽取、clock buffer placement的優(yōu)化、 multi-mode multi-corner分析、以及層次化的dummy metal fill。

    Cadence對(duì)TSMC參考流程9.0版的支持為40納米工藝技術(shù)提供了DFM、功耗、布線與模擬功能。該硅相關(guān)型技術(shù)包括：

    1 用于物理實(shí)現(xiàn)的時(shí)序、LEF、Cap libraries和綜合的臨界區(qū)域分析，使用Cadence SoC Encounter? RTL-to-GDSII 系統(tǒng)，包含RTL Compiler與Encounter Timing System。

    2 TSMC 認(rèn)可的布線可印刷性檢查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其進(jìn)行層次化的分析與熱點(diǎn)偵測(cè)，并使用Cadence Cadence Chip Optimizer自動(dòng)修復(fù)。

    3 使用Cadence CMP Predictor用于電子熱點(diǎn)偵測(cè)，實(shí)現(xiàn)化學(xué)機(jī)械拋光(Chemical Mechanical Polishing)（厚度）預(yù)測(cè)。 

    4 層次化的CMP與層次化的dummy metal fill，使用SoC Encounter系統(tǒng)與DFM解決方案。

    5 使用Cadence QRC Extraction進(jìn)行功能級(jí)有VCMP意識(shí)的區(qū)塊與芯片級(jí)RC提取。

    6 使用對(duì)應(yīng)CPF的RTL-to-GDSII低功耗解決方案特別涵蓋macro modeling、I/O pad modeling, secondary power domains和層次化的流程進(jìn)行IP復(fù)用。

    7 使用VoltageStorm? PE和DG Option進(jìn)行IR、EM和功率分析。

    8 應(yīng)用dynamic IR drop reduction進(jìn)行multi-mode, multi-corner clock-tree synthesis。

    9 使用統(tǒng)計(jì)靜態(tài)時(shí)序分析進(jìn)行thermal runaway分析與熱感知靜態(tài)時(shí)序分析。

    10 使用Encounter Test進(jìn)行XOR壓縮與True Time At-Speed ATPG。

　　“對(duì)于使用先進(jìn)工藝節(jié)點(diǎn)的高容量設(shè)計(jì)，我們相信它是實(shí)現(xiàn)芯片準(zhǔn)確性分析和在光刻與化學(xué)機(jī)械拋光（CMP）等關(guān)鍵步驟中實(shí)現(xiàn)良品率的重要推動(dòng)因素和差分因素，”飛思卡爾半導(dǎo)體公司DFM技術(shù)經(jīng)理Kyle Patterson表示，“通過(guò)融入Cadence的先進(jìn)DFM技術(shù)，無(wú)論在物理實(shí)現(xiàn)還是電氣實(shí)現(xiàn)方面，我們都能夠準(zhǔn)確地預(yù)測(cè)可制造性問(wèn)題并防止其出現(xiàn)，與傳統(tǒng)DFM方法相比較，這一方法只需更少的時(shí)間。從根本上說(shuō)，它使我們能夠加快上市時(shí)間和量產(chǎn)時(shí)間。”

　　通過(guò)與飛思卡爾等半導(dǎo)體公司的合作，Cadence開(kāi)發(fā)了一套業(yè)界的DFM預(yù)防、分析和簽收的設(shè)計(jì)方法學(xué)，支持在設(shè)計(jì)端進(jìn)行優(yōu)化，以減少可制造性風(fēng)險(xiǎn)。Cadence解決方案利用多核分布式處理的方法，能夠無(wú)縫滿足逐漸嚴(yán)苛的設(shè)計(jì)周期要求和45納米、32納米節(jié)點(diǎn)的數(shù)據(jù)庫(kù)容量擴(kuò)大要求，經(jīng)過(guò)驗(yàn)證該方法能夠提供近線性的可擴(kuò)展性。另外，LEA是業(yè)界用于生產(chǎn)的電氣DFM （eDFM）解決方案，它被的半導(dǎo)體公司廣泛用于從90納米到40納米的工藝，并正在用于促進(jìn)32納米和28納米變異意識(shí)（Variability-Aware）庫(kù)的開(kāi)發(fā)。

　　“我們的共同愿景是在設(shè)計(jì)階段便準(zhǔn)確地了解到模型可制造性影響并將其解決，” Chartered DFM服務(wù)部門經(jīng)理Kuang-Kuo “K.K.” Lin博士表示，“通過(guò)與Cadence合作開(kāi)發(fā)面向分析與數(shù)字實(shí)現(xiàn)的硅片準(zhǔn)確型DFM模型，我們已經(jīng)為飛思卡爾開(kāi)發(fā)出了一套具有顯著優(yōu)勢(shì)的DFM流程，能夠加快設(shè)計(jì)周期的完成”

　　“45納米和32納米工藝的設(shè)計(jì)復(fù)雜性與緊縮的制造預(yù)算要求客戶、代工廠和EDA合作伙伴之間進(jìn)行早期的三方合作，飛思卡爾在這一復(fù)雜設(shè)計(jì)上的成功證明了當(dāng)三方密切合作時(shí)能夠?qū)崿F(xiàn)多么好的成效，” Cadence設(shè)計(jì)系統(tǒng)公司數(shù)字實(shí)現(xiàn)解決方案部門總監(jiān)David Desharnais表示，“我們很高興看到我們經(jīng)芯片產(chǎn)品考驗(yàn)的Encounter解決方案，使得飛思卡爾建立并確證了從單元庫(kù)開(kāi)始的，端到端的基于DFM意識(shí)考量的產(chǎn)品設(shè)計(jì)流程，我們期待繼續(xù)深化合作，在未來(lái)實(shí)現(xiàn)更加先進(jìn)的設(shè)計(jì)方法和實(shí)踐?！?/P>