測試功能，對于模板測試失敗的波形，Agilent的DSO9000示波器還有一個非常獨特的功能：失效bit定位，即可以將模板測試的波形展開，看到造成模板測試的各個特定的bit，這對于定位問題的原因非常有用。

　　LVDS即低壓差分信號傳輸，是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。由于其可使系統(tǒng)供電電壓低至2V，因此它還能滿足未來應(yīng)用的需要。此技術(shù)基于ANSI/TIA/EIA-644LVDS接口標(biāo)準(zhǔn)。

　　LVDS技術(shù)擁有330mV的低壓差分信號（250mVMINand450mVMAX）和快速過渡時間。這可以讓產(chǎn)品達到自100Mbps至超過1Gbps的高數(shù)據(jù)速率。此外，這種低壓擺幅可以降低功耗消散，同時具備差分傳輸?shù)膬?yōu)點。 LVDS技術(shù)用于簡單的線路驅(qū)動器和接收器物理層器件以及比較復(fù)雜的接口通信芯片組。通道鏈路芯片組多路復(fù)用和解多路復(fù)用慢速TTL信號線路以提供窄式高速低功耗LVDS接口。這些芯片組可以大幅節(jié)省系統(tǒng)的電纜和連接器成本，并且可以減少連接器所占面積所需的物理空間。LVDS解決方案為設(shè)計人員解決高速I/O接口問題提供了新選擇。LVDS為當(dāng)今和未來的高帶寬數(shù)據(jù)傳輸應(yīng)用提供毫瓦每千兆位的方案。 其典型架構(gòu)如下：

　　一般LVDS的傳輸系統(tǒng)由FPGA加上LVDS的Serdes芯片組成， LVDS的Serializer芯片把FPGA的多路并行數(shù)據(jù)通過時分復(fù)用的方法變成較少路數(shù)、較高速率的串行LVDS信號進行傳輸，接收端的de-Serializer芯片再把接收到的串行LVDS信號解成多路并行數(shù)據(jù)。其好處在于FPGA通過外掛的LVDS芯片可以方便可靠地以高速率把內(nèi)部數(shù)據(jù)傳輸出去，如NS、TI等公司大量提供這種LVDS的Serdes芯片。

　　更先進的總線LVDS（BLVDS）是在LVDS基礎(chǔ)上面發(fā)展起來的，總線LVDS（BLVDS）是基于LVDS技術(shù)的總線接口電路的一個新系列，專門用于實現(xiàn)多點電纜或背板應(yīng)用。它不同于標(biāo)準(zhǔn)的LVDS，提供增強的驅(qū)動電流，以處理多點應(yīng)用中所需的雙重傳輸。BLVDS具備大約250mV的低壓差分信號以及快速的過渡時間。這可以讓產(chǎn)品達到自100Mbps至超過1Gbps的高數(shù)據(jù)傳輸速率。此外，低電壓擺幅可以降低功耗和噪聲至化。差分數(shù)據(jù)傳輸配置提供有源總線的+/-1V共模范圍和熱插拔器件。

　　對于LVDS系統(tǒng)的測試，主要涉及以下幾個方面：

　　1/ FPGA內(nèi)部邏輯和并行接口測試，用于保證數(shù)據(jù)處理和控制的正確性；

　　2/ 高速串行LVDS信號質(zhì)量測試，用于保證LVDS信號的正確傳輸；

　　3/ 高速互連電纜和PCB的阻抗測試，用于保證傳輸鏈路的信號完整性；

　　4/ 系統(tǒng)誤碼率測試，用于驗證系統(tǒng)實際傳輸?shù)恼`碼率；

　　下面就幾個方面分別介紹：

　　1/ FPGA內(nèi)部邏輯和并行接口測試，用于保證數(shù)據(jù)處理和控制的正確性；

　　傳統(tǒng)上的FPGA內(nèi)部信號調(diào)試有2種方法：直接探測和軟邏輯分析儀的方案。

　　直接探測的測試方法：

　　是通過在邏輯代碼里定義映射關(guān)系，把內(nèi)部需要調(diào)試的信號映射到外部未使用的I/O管腳上，通過相應(yīng)PCB走線和連接器把這些I/O管腳的信號引出，再送給邏輯分析儀做信號測試和分析儀。

　　這種方法的好處是簡便直觀，可以利用邏輯分析儀的觸發(fā)和存儲功能，同時信號的時序關(guān)系都得到保留；但缺點在于FPGA內(nèi)部要探測的信號節(jié)點很多，而外部的未用I/O數(shù)量是有限的，因此調(diào)試完一組節(jié)點后需要修改邏輯代碼中的映射關(guān)系到另一組節(jié)點，并重新綜合、布線，當(dāng)工程比較復(fù)雜時綜合、布線等花的時間非常長，所以對于比較復(fù)雜的設(shè)計測試效率比較低。

　　軟邏輯分析儀的方案：

　　是FPGA廠家提供的一種測試方案，其原理是在FPGA邏輯代碼設(shè)計階段或綜合完成后在工程中插入一個軟邏輯分析儀的核，軟邏輯分析儀的核需要占用一定的塊RAM資源，這種方案的好處是只需要外部PC就可以完成測試，不用占用額外I/O，但是使用也有一定的限制，比如會占用比較多塊RAM，記錄波形長度和觸發(fā)功能有限，由于內(nèi)部時鐘先作采樣造成信號的時序關(guān)系丟失等。

　　目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能（如RAM、時鐘管理和DSP）的硬核（ASIC型）模塊。FPGA芯片主 要由7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。

　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及個模塊之間或模塊與I/O間的連接方式，并終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并終決定了FPGA所能實現(xiàn)的功能， FPGA允許無限次的編程。

　　為了解決目前FPGA調(diào)試中面臨的問題，Agilent做為業(yè)界的測試儀器生產(chǎn)廠商，和業(yè)界FPGA廠商合作共同推出了動態(tài)探頭的FPGA調(diào)試方案。動態(tài)探頭的方案可以支持Agilent的邏輯分析儀，也可以支持混合信號示波器，比如Agilent的MSO9000系列。

　　下面以Xilinx的FPGA調(diào)試來舉例說明。動態(tài)探頭的工作原理也是在FPGA設(shè)計階段用開發(fā)工具，把內(nèi)部信號映射到ATC2 core的輸入端，然后布線映射生成bit文件到FPGA內(nèi)，整流程和軟邏輯分析儀的設(shè)計流程非常類似。

　　但是相對于軟邏輯分析儀的方案，這個core的功能相對簡單，基本功能相當(dāng)于一個可以被JTAG命令控制的多路復(fù)用器，因此其僅占用很少的邏輯布線資源。FPGA的I/O輸出的信號可以通過邏輯分析儀的探頭捕捉測量，F(xiàn)PGA強大的采樣、觸發(fā)和存儲功能可以支持非常復(fù)雜的信號分析。下面是一個調(diào)試的組網(wǎng)圖。

　　由于測試工程師可能要探測的信號已經(jīng)都事先送到了ATC2 Core的輸入端，因此再調(diào)試階段只需要在邏輯分析儀或混合信號示波器的操作界面里選擇不同組的信號即可直接把信號送出，當(dāng)完成一個模塊調(diào)試后不用再修改任何代碼和映射關(guān)系即可直接選擇另一個模塊的信號輸出進行調(diào)試。把儀器強大的采樣、觸發(fā)、存儲功能和軟核的靈活性結(jié)合起來，在實現(xiàn)FPGA內(nèi)部信號有效探測同時大大提高了調(diào)試效率。

　　2/ 高速串行LVDS信號質(zhì)量測試，用于保證LVDS信號的正確傳輸；

　　在數(shù)據(jù)傳輸過程中，還必須有時鐘信號的參與，LVDS接口無論傳輸數(shù)據(jù)還是傳輸時鐘，都采用差分信號對的形式進行傳輸。所謂信號對，是指LVDS接口電路中，每一個數(shù)據(jù)傳輸通道或時鐘傳輸通道的輸出都為兩個信號（正輸出端和負輸出端）。LVDS發(fā)送芯片將以并行方式輸入的TTL電平RGB數(shù)據(jù)信號轉(zhuǎn)換成串行的LVDS信號后，直接送往液晶面板側(cè)的LVDS接收芯片。LVDS發(fā)送芯片的輸出是低擺幅差分對信號，一般包含一個通道的時鐘信號和幾個通道的串行數(shù)據(jù)信號。由于LVDS發(fā)送芯片是以差分信號的形式進行輸出，因此，輸出信號為兩條線，一條線輸出正信號，另一條線輸出負信號。

　　傳統(tǒng)的并行式數(shù)據(jù)通信，即多通道數(shù)據(jù)與時鐘分別傳送，往往因為傳輸路徑不一致而產(chǎn)生建立與保持時間違反。當(dāng)速度增加的時候，準(zhǔn)確控制傳輸時延顯得異常的困難，因此今天新型的數(shù)據(jù)通信都已經(jīng)是串行了。從并行到串行的改變除了數(shù)據(jù)速率的提高以外，對于測試方法也提出了新的要求。

　　LVDS采用多對高速差分信號傳輸數(shù)據(jù)，數(shù)據(jù)速率可以從幾百Mbps至幾個Gbps。為了保證高速信號的傳輸，LVDS使用差分線提供雙向數(shù)據(jù)收發(fā)，因此可以用比較小的信號擺幅提供更高的傳輸速率，而且差分線本身具有更好的抗干擾能力和更小的EMI，可以支持更長的電纜傳輸。Agilent的DSO9000系列示波器由于具有很小的底噪聲和觸發(fā)抖動，平坦的帶內(nèi)頻響特性和很小的Return Loss，因此非常適合于進行象LVDS這樣的高速信號的測量。同時Agilent的DSO9000系列示波器還具有業(yè)內(nèi)深的存儲深度（通道的內(nèi)存可以到1Gpts），適合用于復(fù)雜事件的記錄和分析。

　　高速串行LVDS信號質(zhì)量測試的測試項目通常為：

　　1. 眼圖、模板測試

　　2. 抖動分析

　　為了驗證LVDS的信號質(zhì)量，通常會要求進行眼圖、模板的測試，這就還需要借助Agilent的高速串行數(shù)據(jù)分析軟件，還可以提供LVDS信號的眼圖和模板測試功能。對于模板測試失敗的波形，Agilent的DSO9000示波器還有一個非常獨特的功能：失效bit定位，即可以將模板測試的波形展開，看到造成模板測試的各個特定的bit，這對于定位問題的原因非常有用。下圖是個失效bit定位的例子。

　　DSO/MSO900系列的去嵌入功能對于LVDS的信號調(diào)試也非常有用。網(wǎng)絡(luò)分析儀的測試之所以高，很大一方面在于網(wǎng)絡(luò)分析儀有一套非常成熟的校準(zhǔn)方法和理論，可以有效消除儀器內(nèi)部和測試附件所帶來的誤差。這種方法應(yīng)用在實時示波器里，可以用來消除測試電纜或夾具帶來的誤差或者評估測試電纜或夾具對信號的影響。

　　高速信號產(chǎn)生問題的原因很多時候都是由于抖動造成的，LVDS信號出問題也有一半的原因都是由于時鐘的抖動。時鐘和信號中抖動的成因是很復(fù)雜的的，總的抖動成分TJ中包含了確定性抖動DJ和隨機抖動RJ，而DJ和RJ又分別是由很多因素構(gòu)成。下圖是用9000示波器的EzJIt Plus抖動分析軟件進行抖動分解的一個測試例子。

　　3  高速互連電纜和PCB的阻抗測試，用于保證傳輸鏈路的信號完整性；

　　在較低數(shù)據(jù)速率時，驅(qū)動器和接收機一般時導(dǎo)致信號完整性問題的主要因素?，F(xiàn)在，從邏輯電平0 到邏輯電平1 的數(shù)據(jù)上升時間已不到100 ps，當(dāng)這么高速的信號在傳輸線路上傳輸時會形成微波傳輸線效應(yīng)，這些傳輸線效應(yīng)對于信號的影響會更加復(fù)雜。很多系統(tǒng)內(nèi)的物理層有許多線性無源元件，它們會因阻抗不連續(xù)而產(chǎn)生反射，或者對于不同頻率成分有不同的衰減，因此作為互連的物理層特性檢驗正變得日益關(guān)鍵。

　　一般用時域分析來描述這些物理層結(jié)構(gòu)的特征，為了獲得一個完整的時域信息，必須要測試反射和傳輸中的階躍和脈沖相應(yīng)。隨著信號頻率的提高，通常還必須在所有可能的工作模式下進行頻域分析，以全面描述物理層結(jié)構(gòu)的特征。S參數(shù)模型說明了這些數(shù)字電路所展示出的模擬特點，如不連續(xù)點反射、頻率相關(guān)損耗、串?dāng)_和EMI等。

　　傳統(tǒng)PCB板的阻抗測試方法不能完全描述信號經(jīng)過傳輸線路后的行為特點，因此對于這些高速傳輸線和連接器的分析也要把時域和頻域結(jié)合起來，采用更的分析方法，其中一種很有效的工具就是物理層測試系統(tǒng)。

　　物理層測試系統(tǒng)（PLTS）適合用于信號完整性分析。如下圖所示，PLTS 軟件引導(dǎo)用戶完成硬件設(shè)置、校準(zhǔn)和數(shù)據(jù)采集。時域反射計（TDR）和矢量網(wǎng)絡(luò)分析儀（VNA）都可作為測量引擎，它們各自的校準(zhǔn)向?qū)⒃试S您采用先進的校準(zhǔn)技術(shù)。它幫助您去除不需要的測試夾具效應(yīng)，比如電纜損耗、連接器不連續(xù)性和印制電路板材料的介電損耗。對于高速數(shù)字標(biāo)準(zhǔn)，例如HDMI和串行ATA，由于高速數(shù)據(jù)的快上升時間沿會在背板通道內(nèi)產(chǎn)生微波傳輸線效應(yīng)，所以現(xiàn)在頻域分析已處于主導(dǎo)地位，因此我們經(jīng)常需要測試輸入差分插入損耗。

　　在PLTS中，使用基于TDR的測試系統(tǒng)和基于VNA的測試系統(tǒng)都可以提供比較完整的信息，那么應(yīng)該選擇哪個系統(tǒng)呢？

　　許多信號完整性（SI）實驗室都同時采用了這兩種系統(tǒng)。這兩種系統(tǒng)都有自己的優(yōu)勢，在某些要求得到限度的多功能性的場合，這兩套系統(tǒng)都可以適當(dāng)?shù)丶右允褂谩?/P>

　　TDR測試系統(tǒng)：

　　l 對于需要快速建立一階模型、而且希望測試設(shè)備容易使用和熟悉的工程師來說，基于TDR的測試系統(tǒng)可能是選擇。

　　矢量網(wǎng)絡(luò)分析儀的測試系統(tǒng)：

　　l 基于矢量網(wǎng)絡(luò)分析儀（VNA）的測試系統(tǒng)大大提高了帶寬、幅度和相位、相位穩(wěn)定性、動態(tài)范圍（信噪比）和先進的校準(zhǔn)技術(shù)。

　　l 在很多情況下高動態(tài)范圍是非常重要的，對于差分器件來說高的動態(tài)范圍可以識別非常小的模式轉(zhuǎn)換，如由于差分器件設(shè)計不對稱造成差分信號轉(zhuǎn)換成共模干擾。

　　l 由于VNA可以直接進行線路或電纜的頻域衰減曲線的測量，所以如果非常關(guān)注測量結(jié)果的和可重復(fù)性，或者希望直接測量頻域參數(shù)，選擇VNA。

　　4/ 系統(tǒng)誤碼率測試，用于驗證系統(tǒng)實際傳輸?shù)恼`碼率；

　　誤碼率是評判傳輸系統(tǒng)性能的終標(biāo)準(zhǔn)，新一代高速數(shù)字傳輸系統(tǒng)對于通道數(shù)目、信號傳輸速率和傳輸誤碼率提出了越來越高的要求。由于對于這種高速傳

　　輸系統(tǒng)來說，往往是采用高速緩沖方式，不大可能采用請求重發(fā)的糾錯措施。因此，我們必須保證系統(tǒng)誤碼率的指標(biāo)要求，從數(shù)據(jù)抖動、眼圖張開度、誤碼特性等測試方面入手，在信號電平體制、編碼方式和協(xié)議以及保證傳輸線匹配方面多做文章，從而保證傳輸系統(tǒng)的正常工作。

　　Agilent 的ParBERT 81250A 并行誤碼測試系統(tǒng)采用VXI模塊化構(gòu)架，為了滿足用戶不同的測試需求，以及增強系統(tǒng)配置擴展升級的靈活性，系統(tǒng)硬件劃分為前端、數(shù)據(jù)模塊、時鐘模塊、主機箱，系統(tǒng)控制計算機組成（如下圖所示）。

　　前端決定了數(shù)據(jù)端口的特性能力，而數(shù)據(jù)模塊作為小的機架，承載前端并終實現(xiàn)其功能。所有數(shù)據(jù)模塊需要至少一個時鐘模塊驅(qū)動，才可以產(chǎn)生/分析相應(yīng)速率的數(shù)據(jù)，其作用是產(chǎn)生儀器的公用系統(tǒng)時鐘或頻率。

　　所有這些前端及模塊插入13槽VXI機箱，通過Firewire接口被外置系統(tǒng)控制器控制，人機界面都是通過ParBERT 81250A 功能強大的系統(tǒng)軟件構(gòu)成，系統(tǒng)支持在MS Windows NT4.0，Windows 2000或Windows XP操作系統(tǒng)下工作。

　　5 總結(jié)

　　以下是整個LVDS傳輸系統(tǒng)的測試平臺構(gòu)成。