隨著社會物質(zhì)財富的日益增長，安全防盜已成為人們所關(guān)注的焦點。然而傳統(tǒng)機械彈子鎖安全性低，密碼量少且需時刻攜帶鑰匙使其無法滿足一些特定場合的應(yīng)用要求，特別是在人員經(jīng)常變動的公共場所，目前使用的電子密碼鎖主要有兩個方案：一是基于單片機用分立元件實現(xiàn)的，二是通過現(xiàn)代人體生物特征識別技術(shù)實現(xiàn)的，前者電路較復(fù)雜且靈活性差，無法滿足應(yīng)用要求；后者有其先進(jìn)性但需考慮成本和安全性等諸多因素?；诖?，本文設(shè)計了一種新型電子密碼鎖，采用FPGA芯片，目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。

　　FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

　　1 系統(tǒng)功能描述

　　本設(shè)計主要實現(xiàn)以下六個功能：

　?。?）初始密碼設(shè)置：系統(tǒng)上電后輸入4位數(shù)字并按“*”后密碼設(shè)置成功系統(tǒng)進(jìn)入上鎖狀態(tài)。為了實際需要，系統(tǒng)另設(shè)置了一個4位數(shù)的優(yōu)先級密碼，當(dāng)用戶忘記密碼或被他人更改密碼后，可以用優(yōu)先級密碼清除所設(shè)密碼。

　?。?）密碼更改：為了密碼安全及避免誤操作，只能在開鎖狀態(tài)下先輸入舊密碼后才能更改系統(tǒng)密碼，然后輸入4位新密碼后按“*”。

　?。?）解鎖：輸入密碼或優(yōu)先級密碼后按“#”，系統(tǒng)即解鎖。

　?。?）密碼保護(hù)：密碼輸入錯誤時，系統(tǒng)自動記錄錯誤輸入，當(dāng)錯誤輸入次數(shù)等于3次時，系統(tǒng)報警并使鍵盤失效5分鐘，以免密碼被盜。

　?。?）清除輸入錯誤：當(dāng)輸入數(shù)位小于4位時可以按“*”清除前面所有的輸入值，清除為“0000”。

　?。?）系統(tǒng)復(fù)位：按“*”和“#”后系統(tǒng)即復(fù)位到初始狀態(tài)。考慮到實際情況，系統(tǒng)只在密碼更改狀態(tài)和系統(tǒng)初始狀態(tài)下才能復(fù)位。

　　2 系統(tǒng)設(shè)計思路

　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。

　　本文采用自頂向下的模塊化設(shè)計方法，先對系統(tǒng)級進(jìn)行功能描述，再進(jìn)行功能模塊的劃分，分別對各個子模塊進(jìn)行VHDL建模。所設(shè)計的電子密碼鎖系統(tǒng)結(jié)構(gòu)如圖1所示。

　　2.1 時鐘產(chǎn)生模塊

　　此模塊主要功能是產(chǎn)生時鐘信號和鍵盤掃描信號。主要產(chǎn)生三個時鐘信號（16 Hz、64 Hz、100 kHz），分別為系統(tǒng)各個功能模塊提供時鐘驅(qū)動信號。其中鍵盤掃描模塊包括在時鐘產(chǎn)生模塊中，用來產(chǎn)生掃描信號。由于要產(chǎn)生多個時鐘信號。

　　密碼輸入一般采用機械式和觸摸式兩種鍵盤。由于機械式鍵盤具有成本低、結(jié)構(gòu)簡單、可靠性高、應(yīng)用廣泛等優(yōu)點，其按鍵分布及鍵值編碼如圖2所示。其中‘*’、‘#’為多功能組合鍵。鍵盤掃描電路用來產(chǎn)生掃描信號KH，其按照1110-1101-1011-0111的規(guī)律循環(huán)變化，并通過KC來檢測是否有鍵按下。其他鍵也是類似原理。特別值得注意的是鍵盤掃描電路掃描時鐘的確立，如果掃描時鐘不合適，將產(chǎn)生鍵按下時反應(yīng)太慢，或KC產(chǎn)生錯誤的輸出。

　　2.2 按鍵消抖模塊

　　本設(shè)計采用機械鍵盤，其缺點是易產(chǎn)生抖動，因此鍵盤輸出KC[20]必須經(jīng)過消抖電路后才能加入到鍵盤編碼模塊，以避免多次識別。此模塊采用狀態(tài)機設(shè)計，其狀態(tài)轉(zhuǎn)換圖如圖3所示。只有當(dāng)連續(xù)檢測到3次低電平輸入，模塊才輸出低電平。消抖電路的時鐘選擇很關(guān)鍵，選擇不當(dāng)則不能正常工作。因為鍵盤掃描電路的時鐘是16 Hz且掃描信號為4組循環(huán)輸出，所以消抖電路要能夠在4個鍵盤掃描時鐘內(nèi)檢測出是否有鍵按下就必須設(shè)置其時鐘信號至少為鍵盤掃描時鐘的4倍。

　　2.3 鍵盤編碼模塊

　　上述的鍵盤中可分為數(shù)字鍵和功能鍵，其中數(shù)字鍵用來輸入數(shù)字，但鍵盤所產(chǎn)生的信號KC[20]并不能直接用于鍵盤輸入處理模塊，因此必須由鍵盤編碼電路對數(shù)字按鍵的輸出形式進(jìn)行規(guī)劃。同時多功能鍵‘*’、‘#’也分別被規(guī)劃為“1010”和“1011”。另外，在系統(tǒng)規(guī)劃時，也將系統(tǒng)復(fù)位電路規(guī)劃在此模塊內(nèi)，復(fù)位信號是由鍵盤編碼模塊和系統(tǒng)主控模塊輸出的系統(tǒng)復(fù)位輔助信號mm共同作用產(chǎn)生，從而實現(xiàn)只能在密碼更改狀態(tài)和系統(tǒng)初始狀態(tài)下才能進(jìn)行系統(tǒng)復(fù)位，確保系統(tǒng)安全可靠。

　　2.4 按鍵輸入處理模塊

　　按鍵輸入處理模塊用來儲存每次按鍵產(chǎn)生的值，以免覆蓋前面輸入的數(shù)據(jù)，此模塊使用串行移位寄存器對依次輸入的4位十進(jìn)制數(shù)字進(jìn)行存儲。按鍵輸入超過4位時，后面的輸入將被忽略。

　　2.5 顯示模塊

　　為了節(jié)省I/O管腳和芯片內(nèi)部資源，本設(shè)計采用動態(tài)掃描的方法進(jìn)行顯示。模塊用100 kHz時鐘信號和人眼的視覺暫留效應(yīng)使4位數(shù)碼管看起來像是同時點亮。圖4是根據(jù)VHDL代碼所繪制的顯示模塊框圖。其中多路數(shù)據(jù)選擇器是由按鍵次數(shù)（NC）控制選擇哪一個數(shù)碼管和哪一組輸入數(shù)據(jù)。

　　2.6 系統(tǒng)主控模塊

　　此模塊是系統(tǒng)的控制模塊，系統(tǒng)的所有控制行為都是由它完成的，采用狀態(tài)機（FSM）來描述系統(tǒng)的控制行為。由于多進(jìn)程編程狀態(tài)機的輸出是由組合電路發(fā)出的，如果這些輸出信號被用作時鐘信號，則極易產(chǎn)生錯誤的驅(qū)動，其優(yōu)勢是由時序器件同步輸出，輸出信號不會出現(xiàn)毛刺現(xiàn)象，從而很好地避免了競爭冒險的發(fā)生。缺點是與多進(jìn)程狀態(tài)機相比，輸出信號要晚一個時鐘周期。通過反復(fù)試驗在VHDL編程時將輸出信號與狀態(tài)轉(zhuǎn)換同步進(jìn)行，從而很好地解決了輸出信號滯后的問題。圖5為主控模塊的狀態(tài)轉(zhuǎn)換圖。其中S0為系統(tǒng)上電初始化狀態(tài)，也是系統(tǒng)復(fù)位后所轉(zhuǎn)入的狀態(tài)。本設(shè)計設(shè)置S0狀態(tài)的另一主要原因是考慮到一個完備的狀態(tài)機應(yīng)該具備初始化狀態(tài)和默認(rèn)狀態(tài)。當(dāng)芯片加電或者復(fù)位后，狀態(tài)機應(yīng)該能夠自動將所有判斷條件復(fù)位，并進(jìn)入初始化狀態(tài)。但需要強調(diào)的是，大多數(shù)FPGA有GSR（Global Set/Reset）信號，當(dāng)FPGA加電后，GSR信號拉高，對所有的寄存器，RAM等單元復(fù)位/置位，這時配置于FPGA的邏輯并未生效；不能保證正確地進(jìn)入初始化狀態(tài)。所以使用GSR企圖進(jìn)入FPGA的初始化狀態(tài)，常常會產(chǎn)生種種不必要的麻煩[。S1為上鎖狀態(tài)，S2為解鎖狀態(tài)，S3為解鎖錯誤次數(shù)記錄狀態(tài)，S4為系統(tǒng)報警狀態(tài)，S5為開鎖狀態(tài)，S6為密碼更改狀態(tài)。以S5狀態(tài)為例給出S5狀態(tài)的VHDL代碼：

　　When s5=>

　　clr_nc<=‘0’；

　　MMA<=‘0’；

　　ED<=‘1’；

　　EA<=‘1’；

　　EB<=‘1’；

　　alarma<=‘0’；

　　unen_keya<=‘0’；

　　if NC=4 and keyout_fun="1011" then

　　if REGS=ACC or PW=ACC then

　　states<=s1;

　　clr_nc<=‘1’；

　　else

　　clr_nc<=‘1’；

　　end if;

　　elsif NC=4 and keyout_fun="1010" then

　　--transfer to the state of changing PW-

　　if REGS=ACC or REGS<=PW then

　　--after entering the right previous PW.

　　states<=s6;

　　clr_nc<=‘1’；

　　else

　　clr_nc<=‘1’；

　　end if;

　　end if;

　　3 主要功能模塊的仿真

　　圖6是鍵盤編碼模塊的時序仿真圖。其中信號mm是主控模塊，用來限制復(fù)位條件，即只在S0和S6狀態(tài)下產(chǎn)生復(fù)位信號RR；信號rst_key和unen_key共同控制鍵盤，也是來自主控模塊；sn是模塊輸出信號，為高電平時表示有數(shù)字鍵被按下；sf為高電平時表示有功能鍵被按下。從仿真圖上可知，模塊設(shè)計滿足要求。

　　圖7是主控模塊的時序仿真圖。其中信號NC等于4表示連續(xù)輸入了4個數(shù)字，信號nn記錄密碼輸入錯誤次數(shù)。由圖可知，系統(tǒng)初始狀態(tài)為S0，設(shè)置密碼后為S1，經(jīng)過3次輸入錯誤的密碼時系統(tǒng)進(jìn)入S4，再輸入密碼后返回S1。在S1時輸入密碼后經(jīng)過S2進(jìn)入開鎖狀態(tài)S5，再輸入密碼后則進(jìn)入密碼更改狀態(tài)S6，然后設(shè)置新密碼，設(shè)置成功后返回S1，滿足系統(tǒng)設(shè)計要求。在S6時，系統(tǒng)新密碼要在S5轉(zhuǎn)入S6后的下一時鐘上升沿時才被系統(tǒng)接受，這主要是因為在S5轉(zhuǎn)S6狀態(tài)時需要輸入舊密碼或優(yōu)先級密碼進(jìn)行確認(rèn)的原故。在工程實踐中，考慮到實際按鍵要比系統(tǒng)時鐘慢，所以在此期間，不可能輸入4位數(shù)字，因而系統(tǒng)不會出現(xiàn)密碼遺漏的問題。而其他狀態(tài)下，輸出信號與狀態(tài)轉(zhuǎn)換是一致的，這樣就克服了輸出信號比多進(jìn)程晚一個時鐘周期的缺點。

　　不管你是一名邏輯設(shè)計師、硬件工程師或系統(tǒng)工程師，甚或擁有所有這些頭銜，只要你在任何一種高速和多協(xié)議的復(fù)雜系統(tǒng)中使用了FPGA，你就很可能需要努力解決好器件配置、電源管理、IP集成、信號完整性和其他的一些關(guān)鍵設(shè)計問題。不過，你不必獨自面對這些挑戰(zhàn)，因為在當(dāng)前業(yè)內(nèi)的FPGA公司里工作的應(yīng)用工程師每天都會面對這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計工作變得更輕松的設(shè)計指導(dǎo)原則和解決方案。

　　本文介紹了在FPGA可編程邏輯器件上利用狀態(tài)機（FSM）實現(xiàn)的電子密碼鎖，從實際工程設(shè)計角度闡述了其工作原理、系統(tǒng)結(jié)構(gòu)、軟件設(shè)計方法、系統(tǒng)調(diào)試及設(shè)計注意點。實現(xiàn)了對密碼設(shè)置、密碼更改、上鎖、解鎖、密碼防盜報警等功能。文中對主要模塊的程序進(jìn)行了時序仿真，并在FPGA（EP1C6Q240C8）上實現(xiàn)，仿真與實測結(jié)果都表明該密碼鎖滿足功能設(shè)計要求，且系統(tǒng)工作穩(wěn)定。此電子密碼鎖是以實際需求為出發(fā)點來完成研制的，具有很好的實用價值和市場前景。