自2002年美國聯(lián)邦通信委員會授權(quán)可以無執(zhí)照使用超寬帶(UWB)無線電技術(shù)以來，大多數(shù)采用該技術(shù)的商業(yè)應(yīng)用(如無線USB)，都是基于用于高數(shù)據(jù)速率傳輸?shù)念l域調(diào)制技術(shù)(如OFDM)。UWB這種成熟的技術(shù)還可用于納秒級的超短脈沖數(shù)據(jù)傳輸。

　　這種被稱為脈沖無線電(IR)的系統(tǒng)可通過調(diào)制諸如位置或者振幅等脈沖參數(shù)來傳輸信息。同時，通過測量脈沖的傳輸時間，還可以進(jìn)行到厘米的測距。這為物流(包裹跟蹤)、制造、搜救(如與救火隊員的通信與定位)或智能導(dǎo)游等不同領(lǐng)域內(nèi)的大量新型位置感知應(yīng)用開辟了廣闊的新天地。

圖1：該系統(tǒng)由非定制的賽靈思ML506板與定制的UWB子板連接而成

　　歐洲的PULSERS二期是一項由業(yè)界主導(dǎo)的UWB無線電技術(shù)合作項目，參與的重要行業(yè)和學(xué)術(shù)組織有30家，旨在設(shè)計和實施一種可實現(xiàn)每秒百萬比特的數(shù)據(jù)傳輸速率、測距達(dá)4厘米的IR-UWB通信和測距系統(tǒng)。該系統(tǒng)由一整套相同的自主節(jié)點組成，每個節(jié)點都可以與網(wǎng)絡(luò)中的其他節(jié)點通信并確定與其之間的距離。每個節(jié)點由一個定制UWB子板與一個現(xiàn)成的賽靈思ML506開發(fā)板上(見圖1)連接而成。Virtex-5 SXT架構(gòu)的卓越性能與MicroBlaze軟處理器的靈活性相得益彰，使得我們在單個FPGA內(nèi)即可部署整個基帶信號鏈及所有系統(tǒng)層。

圖2：由三個信標(biāo)槽組成的周期信標(biāo)幀夾雜在跳時幀之間

　　IR-UWB通信和測距

　　該系統(tǒng)使用支持四種可能的時間位移(4-PPM)的簡單脈沖定位調(diào)制來傳輸信息，其中每個脈沖編碼兩個數(shù)據(jù)位。如圖2所示，脈沖將分組為幀并在預(yù)定義的信標(biāo)幀和跳時幀組成的柵格中傳輸。每個信標(biāo)幀包含三個相同的可讓客戶用來進(jìn)行測距或者通信的信標(biāo)槽。我們原本計劃將跳時幀用于基于跳時編碼的高數(shù)據(jù)速率傳輸，不過我們將在此后的產(chǎn)品使用該技術(shù)，而現(xiàn)在所有的數(shù)據(jù)傳輸只在信標(biāo)幀中進(jìn)行。

　　我們現(xiàn)在用雙向測距的方法進(jìn)行測距。雙向測距是通過測量從發(fā)送測距請求到從遠(yuǎn)程節(jié)點(見下表)收到回復(fù)的時間延遲來實現(xiàn)的。測距請求一般在信標(biāo)槽1中發(fā)送，而測距回復(fù)則一般返回到信標(biāo)槽3中。這給予了遠(yuǎn)程節(jié)點一個完整的信標(biāo)槽間隔(信標(biāo)槽2，大約33微秒)來處理收到的測距請求并計劃輸回的測距答復(fù)。

　　系統(tǒng)架構(gòu)

　　超寬帶子板上帶有脈沖發(fā)射器和非相干接收器ASIC，這是我們專門采用IHP的0.25微米SiGe：C BiCMOS技術(shù)為該項目設(shè)計的。

　　如圖3所示，用來產(chǎn)生UWB脈沖的發(fā)射器ASIC能夠?qū)λa(chǎn)生脈沖的振幅和位置進(jìn)行調(diào)制。其包括的3.84GHz計數(shù)器可以地計劃輸出脈沖的傳輸時間并測量所接收脈沖的到達(dá)時間。

　　圖3：UWB脈沖由7.68GHz的載波和高斯包絡(luò)構(gòu)成

　　接收路徑在接收器ASIC中分為兩支。帶寬相對較窄(120MHz)的個分支主要用于通信和不太的脈沖計時，而的脈沖計時則通過采用全脈沖帶寬(750MHz)的第二個分支來完成。傳入的脈沖由該分支上的高速比較器來加以探測。其輸出結(jié)果可觸發(fā)運行在發(fā)射器ASIC內(nèi)部的3.84GHz 計數(shù)器的讀出。因此，每個接收到的脈沖到達(dá)時間可以260皮秒分辨率進(jìn)行測量，也即空間分辨率大約為8厘米。

　　子板與Virtex-5 FPGA內(nèi)的基帶模塊通過兩條120MHz的數(shù)據(jù)總線進(jìn)行通信。通信(COMM)總線負(fù)責(zé)傳輸ADC樣本，而到達(dá)時間總線負(fù)責(zé)傳輸與收到的脈沖相關(guān)的高分辨率時間戳。兩條總線都會通過XC95144XV CPLD，雖然并非必需，但其仍不失為一個出色的調(diào)試工具。我們可以設(shè)定CPLD在通往FPGA的總線上輸出一系列偽隨機數(shù)字。然后我們利用CPLD輸出來調(diào)節(jié)FPGA的輸入時序并驗證總線線路的完整性。如果在不了解傳輸數(shù)據(jù)序列的前提下驗證總線線路將會非常困難。

　　在FPGA內(nèi)部，基帶模塊(見圖4)同時負(fù)責(zé)對發(fā)出的脈沖進(jìn)行編碼并解碼收到的脈沖。而基帶模塊的傳輸相對簡單，主要包括外部(CRC)和內(nèi)部(卷積)編碼。接收部分的實施還另外涉及一個信道估計器和一個定制的Viterbi解碼器，因而要占用更多的資源。基帶模塊通過處理器局部總線(PLB)接口與處理器系統(tǒng)相連接。

　　圖4：基帶模塊的接受(頂部)和傳輸鏈

　　眾所周知，可編程邏輯比軟件更難調(diào)試，不過配置有集成邏輯分析器和總線分析器的ChipScopeTM Pro工具將能在調(diào)試期間為我們助上一臂之力。事實證明該邏輯分析器非常有用，因其可同時獲取突發(fā)COMM和到達(dá)時間樣本，從而為MATLAB模擬器提供真實環(huán)境下的數(shù)據(jù)。而總線分析器則有助于調(diào)試一些與基帶模塊PLB接口有關(guān)的問題。

　　處理器系統(tǒng)

　　處理器系統(tǒng)可通過Xilinx Platform Studio(XPS)設(shè)計工具中的基礎(chǔ)系統(tǒng)構(gòu)建器(Base System Builder)向?qū)Ъ右陨?，這可使我們獲得一個完美的起始工作系統(tǒng)。隨后，我們逐步修改基本系統(tǒng)，以獲得圖1所示FPGA部分的系統(tǒng)。這些修改工作此外還涉及轉(zhuǎn)換到差分時鐘輸入并將基帶模塊連接至PLB。

　　該軟件應(yīng)用運行在Xilkernel頂部的嵌入式MicroBlaze處理器中，Xilkernel是一種非常適用于小型應(yīng)用的實時操作系統(tǒng)。該應(yīng)用可分為同時運行的三個線程：UWB線程管理基帶模塊的配置和運行；在系統(tǒng)處于數(shù)據(jù)傳輸模式時，應(yīng)用線程負(fù)責(zé)獲取并播放音頻內(nèi)容；

　　RS232線程負(fù)責(zé)與運行演示圖形用戶界面的外部PC進(jìn)行通信。

　　由于XPS使用的GNU開發(fā)鏈在其他一些平臺上也可應(yīng)用，我們可以很方便地在主機PC(如使用Cygwin環(huán)境)上，而非在嵌入式目標(biāo)上編譯并測試與硬件無關(guān)的代碼模塊。這樣一來，調(diào)試工作就變得非常容易了。只有終的測試工作需要在嵌入式目標(biāo)上完成，而采用如GDB之類的源代碼級調(diào)試器會受益頗多。賽靈思的應(yīng)用指南《XAPP1037》為我們提供了許多有用的軟件調(diào)試技巧。

　　該系統(tǒng)當(dāng)初預(yù)計的距離范圍在25至30米之間，但受一些存在于UWB ASIC中的硬件問題的限制，目前的標(biāo)稱距離僅為3米。不過，我們還是能夠同時展示該系統(tǒng)強大的通信和測距功能，而這些功能就是該項目的成功之處。

　　將來可能還要重新設(shè)計UWB ASIC以增加系統(tǒng)的操作距離并實施多點定位功能，將測距系統(tǒng)發(fā)展為真正的室內(nèi)定位系統(tǒng)。