隨著人類社會(huì)信息化速率的加快，對(duì)通信的需求也呈高速增長(zhǎng)的趨勢(shì)；由于光纖傳輸技術(shù)的不斷發(fā)展，在傳輸領(lǐng)域中光傳輸已占主導(dǎo)地位。光纖存在巨大的頻帶資源和優(yōu)異的傳輸性能，是實(shí)現(xiàn)高速、大容量傳輸?shù)睦硐氲膫鬏斆劫|(zhì)，而近來(lái)波分復(fù)用技術(shù)的大量應(yīng)用，使光傳輸速率已在向每秒太比特的數(shù)量級(jí)進(jìn)軍。而隨著傳輸系統(tǒng)的速率的增加，光纖性能對(duì)傳輸系統(tǒng)的一些限制因素也逐步顯露出來(lái)，引起了人們的重視，科研人員近年來(lái)做了很多的研究來(lái)解決這些限制因素所帶來(lái)的問(wèn)題。 隨著對(duì)通信系統(tǒng)傳輸容量要求的提高，為了提高多通道傳輸系統(tǒng)的傳輸距離，在長(zhǎng)距離通信的ＤＷＤＭ傳輸系統(tǒng)中采用了ＥＤＦＡ技術(shù)，使光纖衰減對(duì)傳輸距離的限制問(wèn)題得以解決，傳輸距離大大增加，但同時(shí)整個(gè)傳輸線路的總色散也隨之增加。

　　本文提出的高速數(shù)據(jù)遠(yuǎn)距離傳輸系統(tǒng)方案以Altera公司Cyclone III系列低成本FPGA芯片EP3C5E144C8為，以LVDS信號(hào)為基礎(chǔ)，通過(guò)增加信道編碼、數(shù)據(jù)時(shí)鐘恢復(fù)、預(yù)加重和均衡等技術(shù)，保證了數(shù)據(jù)傳輸?shù)姆€(wěn)定性和同步性，確保采用UTP-5雙絞線為傳輸介質(zhì)時(shí)傳輸速率不低于400 Mb/s，傳輸距離為50 m以上，實(shí)現(xiàn)低成本的遠(yuǎn)距離高速數(shù)據(jù)傳輸。

　　1 方案總體設(shè)計(jì)

　　LVDS即低壓差分信號(hào)傳輸，是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。由于其可使系統(tǒng)供電電壓低至2V，因此它還能滿足未來(lái)應(yīng)用的需要。此技術(shù)基于ANSI/TIA/EIA-644LVDS接口標(biāo)準(zhǔn)。LVDS技術(shù)擁有330mV的低壓差分信號(hào)（250mVMINand450mVMAX）和快速過(guò)渡時(shí)間。這可以讓產(chǎn)品達(dá)到自100Mbps至超過(guò)1Gbps的高數(shù)據(jù)速率。此外，這種低壓擺幅可以降低功耗消散，同時(shí)具備差分傳輸?shù)膬?yōu)點(diǎn)。 LVDS技術(shù)用于簡(jiǎn)單的線路驅(qū)動(dòng)器和接收器物理層器件以及比較復(fù)雜的接口通信芯片組。通道鏈路芯片組多路復(fù)用和解多路復(fù)用慢速TTL信號(hào)線路以提供窄式高速低功耗LVDS接口。這些芯片組可以大幅節(jié)省系統(tǒng)的電纜和連接器成本，并且可以減少連接器所占面積所需的物理空間。LVDS解決方案為設(shè)計(jì)人員解決高速I/O接口問(wèn)題提供了新選擇。LVDS為當(dāng)今和未來(lái)的高帶寬數(shù)據(jù)傳輸應(yīng)用提供毫瓦每千兆位的方案。

　　系統(tǒng)整體設(shè)計(jì)框圖如圖1所示，系統(tǒng)的模塊包括了8 B/10 B編碼、CDR（時(shí)鐘恢復(fù)）、并-串/串-并轉(zhuǎn)換模塊、LVDS接口電路、電纜驅(qū)動(dòng)器（Cable Driver）和電纜均衡器（Cable Equalizer）等。數(shù)據(jù)在發(fā)送端的FPGA內(nèi)經(jīng)過(guò)8 B/10 B編碼，并-串轉(zhuǎn)換經(jīng)LVDS模式的I/O端口轉(zhuǎn)化為L(zhǎng)VDS信號(hào)，然后經(jīng)過(guò)線路驅(qū)動(dòng)器芯片CLC001預(yù)加重后，通過(guò)UTP-5雙絞線傳出數(shù)據(jù)。接收端收到的信號(hào)經(jīng)過(guò)均衡器芯片LMH0074SQ均衡后進(jìn)入FPGA，在接收端FPGA內(nèi)，數(shù)據(jù)先經(jīng)過(guò)CDR模塊提取時(shí)鐘信號(hào)，然后字對(duì)齊后經(jīng)過(guò)串-并轉(zhuǎn)換產(chǎn)生并行數(shù)據(jù)流，經(jīng)過(guò)8 B/10 B解碼模塊得到傳輸數(shù)據(jù)。

　　2 FPGA關(guān)鍵模塊設(shè)計(jì)

　　2.1 信道編解碼模塊

　　FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

　　在高速數(shù)據(jù)傳輸過(guò)程中，為了使數(shù)據(jù)時(shí)鐘恢復(fù)模塊中的數(shù)字鎖相環(huán)能夠得到足夠充足的跳變沿信息，需要采用信道編解碼技術(shù)消除或減少數(shù)字電信號(hào)中的直流和低頻分量。8 B/10 B編碼是其中常用的一種編碼方式。

　　8 B/10 B編碼被廣泛應(yīng)用于多種高速串行通信協(xié)議中。它將8 bit的基帶信號(hào)映射成10 bit的數(shù)據(jù)進(jìn)行發(fā)送，防止在基帶數(shù)據(jù)中過(guò)多的0碼流或1碼流。通過(guò)8 B/10 B編碼可以提高數(shù)據(jù)在鏈路上的傳輸性能；使接收器可以正確地恢復(fù)時(shí)鐘；提高碼流中一個(gè)或者多個(gè)比特錯(cuò)誤的檢測(cè)能力；定義特定的碼元使接收器能夠正確地對(duì)齊碼元。

　　8 B/10 B編碼模塊如圖2所示，該模塊在邏輯上又分成3 B/4 B編碼模塊、5 B/6 B編碼模塊、RD控制模塊等3部分。編碼器首先將接收到的8 B數(shù)據(jù)分成3 bit和5 bit兩部分，然后分別編碼成4 bit和6 bit，編碼完成的4 bit和6 bit再按順序組合成10 B碼。整個(gè)系統(tǒng)首先將3 bit編碼成4 bit，RD控制器讀出4 bit數(shù)據(jù)的RD值，然后反饋控制5 B/6 B編碼模塊選擇合適的編碼。

　　解碼模塊如圖3所示，可分為6 B/5 B解碼模塊、4 B/3 B解碼模塊和誤碼檢測(cè)模塊。解碼模塊相對(duì)編碼模塊而言邏輯過(guò)程要簡(jiǎn)單，該模塊首先將10 bit信號(hào)分割成4 bit和6 bit兩部分（高低位必須和編碼端對(duì)應(yīng)）。然后，4 bit和6 bit數(shù)據(jù)根據(jù)編碼列表分別解碼成3 bit和5 bit，在解碼過(guò)程中判斷是否有誤碼產(chǎn)生，有則報(bào)錯(cuò)，沒(méi)有則并行輸出。

　　2.2 數(shù)據(jù)時(shí)鐘恢復(fù)模塊

　　在單向數(shù)據(jù)傳輸中，串行通信通常需要同時(shí)提供數(shù)據(jù)、位時(shí)鐘、幀同步脈沖三路信號(hào)[2]。在本系統(tǒng)所要求的高速率、長(zhǎng)距離的數(shù)據(jù)傳輸要求下，這種連接方式不但浪費(fèi)導(dǎo)線，而且受環(huán)境影響很難實(shí)現(xiàn)三路信號(hào)間的同步。

　　數(shù)字鎖相環(huán)（DPLL）是一種相位反饋控制系統(tǒng)。它根據(jù)輸入信號(hào)與本地估算時(shí)鐘之間的相位誤差對(duì)本地估算時(shí)鐘的相位進(jìn)行連續(xù)不斷的反饋調(diào)節(jié)，從而使本地估算時(shí)鐘相位跟蹤輸入信號(hào)相位。DPLL通常由3個(gè)模塊組成：數(shù)字鑒相器（DPD）、數(shù)字環(huán)路濾波器（DLF）、 數(shù)控振蕩器（DCO）。根據(jù)各個(gè)模塊組態(tài)的不同，DPLL可以被劃分出許多不同的類型。根據(jù)設(shè)計(jì)的要求，本文采用超前滯后型數(shù)字鎖相環(huán)（LL－DPLL）作為解決方案，圖4是其實(shí)現(xiàn)結(jié)構(gòu)。在LL－DPLL中，DPD采用微分型超前-滯后數(shù)字鑒相器，DLF用雙向計(jì)數(shù)邏輯和比較邏輯實(shí)現(xiàn)，DCO采用加扣脈沖式數(shù)控振蕩器。這樣設(shè)計(jì)出來(lái)的DPLL具有結(jié)構(gòu)簡(jiǎn)潔明快、參數(shù)調(diào)節(jié)方便、工作穩(wěn)定可靠的優(yōu)點(diǎn)。

　　數(shù)字鎖相環(huán)主要由相位參考提取電路、晶體振蕩器、分頻器、相位比較器、脈沖補(bǔ)抹門等組成。分頻器輸出的信號(hào)頻率與所需頻率十分接近，把它和從信號(hào)中提取的相位參考信號(hào)同時(shí)送入相位比較器，比較結(jié)果示出本地頻率高了時(shí)就通過(guò)補(bǔ)抹門抹掉一個(gè)輸入分頻器的脈沖，相當(dāng)于本地振蕩頻率降低；相反，若示出本地頻率低了時(shí)就在分頻器輸入端的兩個(gè)輸入脈沖間插入一個(gè)脈沖，相當(dāng)于本地振蕩頻率上升，從而達(dá)到同步。

　　3 板級(jí)電路設(shè)計(jì)

　　由于設(shè)計(jì)要求達(dá)到高速率、50 m的傳輸距離，傳統(tǒng)的LVDS接口雖然可以達(dá)到較高的傳輸速率，但不能支持長(zhǎng)距離傳輸，所以本系統(tǒng)采用高速串行數(shù)字接口（SDI）自適應(yīng)電纜均衡器及電纜驅(qū)動(dòng)器芯片來(lái)實(shí)現(xiàn)數(shù)據(jù)高速率、長(zhǎng)距離的傳輸。

　　預(yù)加重是在信號(hào)發(fā)送前對(duì)其進(jìn)行預(yù)扭曲，以使接收器上的信號(hào)質(zhì)量如同原始發(fā)送的質(zhì)量。當(dāng)信號(hào)在直流電平上保持超過(guò)一個(gè)比特的時(shí)間時(shí)，預(yù)加重就會(huì)抬高高頻分量而降低低頻分量。本文選用CLC001電纜驅(qū)動(dòng)芯片，CLC001采用3.3 V供電，輸出幅度可調(diào)，理論數(shù)據(jù)速率可達(dá)622 Mb/s[4]。

　　接收均衡通過(guò)對(duì)輸入數(shù)據(jù)運(yùn)用相對(duì)頻率特征來(lái)補(bǔ)償信號(hào)的損耗特征。本文選用LMH0074SQ接收均衡芯片，LM0074SQ是標(biāo)準(zhǔn)清晰度SDI電纜均衡器，可在540 Mb/s的速度范圍內(nèi)操作，輸出抖動(dòng)典型值為0.2UI[5]。

　　FPGA外部電路如圖5所示。在發(fā)送端，F(xiàn)PGA產(chǎn)生的LVDS信號(hào)經(jīng)CLC001預(yù)加重后通過(guò)50 m UTP-5雙絞線傳輸；在接收端，信號(hào)先經(jīng)過(guò)LMH0074SQ均衡后隔直輸出。由于LVDS接口電平標(biāo)準(zhǔn)要求輸入電壓直流偏置為1.2 V，因此需要通過(guò)偏置電路引入1.2 V的直流偏置后再傳給FPGA。

　　4 數(shù)據(jù)測(cè)試及系統(tǒng)性能分析

　　4.1 系統(tǒng)測(cè)試方案

　　測(cè)試方案主要對(duì)系統(tǒng)的靜態(tài)功耗、動(dòng)態(tài)功耗以及在50 m傳輸距離時(shí)的數(shù)據(jù)傳輸速率及相應(yīng)的誤碼率進(jìn)行測(cè)試。測(cè)試方案連接框圖如圖6所示。測(cè)試所用數(shù)據(jù)存在發(fā)送端例化的ROM中，接收端FPGA中例化有FIFO和ROM，F(xiàn)IFO用來(lái)存儲(chǔ)接收的數(shù)據(jù)，ROM中則存儲(chǔ)和發(fā)送端ROM中相同的數(shù)據(jù)，用來(lái)計(jì)算誤碼率。同時(shí)，在接收端FPGA中有接收數(shù)據(jù)計(jì)數(shù)器和錯(cuò)誤比特計(jì)數(shù)器模塊，通過(guò)設(shè)置SignalTap II的觸發(fā)信號(hào)和欲觀察的信號(hào)，就可以在PC機(jī)端的Quartus II軟件中的SignalTap II Logic Analyzer窗口中實(shí)時(shí)看到這些信號(hào)。

　　4.2 功耗測(cè)試

　　本系統(tǒng)通過(guò)直流穩(wěn)壓電源供電，以方便計(jì)算整個(gè)系統(tǒng)的功耗。經(jīng)測(cè)試發(fā)現(xiàn)，在不同的傳輸速率時(shí)系統(tǒng)的功耗差別不大，動(dòng)態(tài)功耗典型值為數(shù)據(jù)傳輸速率100 Mb/s時(shí)，系統(tǒng)消耗電流0.24 A，供電電壓3.3 V，系統(tǒng)功耗為792 mW。

　　4.3 誤碼率測(cè)試

　　由于EP3C15F144C8的RAM只有512 Kbit，再加上Signal Tap的開銷，所以例化的ROM和FIFO比較小，ROM大小為8 KB，內(nèi)部存儲(chǔ)數(shù)據(jù)由00H～FFH一直重復(fù)，把ROM數(shù)據(jù)的發(fā)送當(dāng)成一個(gè)幀。每發(fā)送ROM數(shù)據(jù)即比較FIFO中與原始ROM中的數(shù)據(jù)。重復(fù)發(fā)送20 000次，總數(shù)據(jù)量等于20 000次×（8 192×8）bit=1 469 120 000 bit。

　　在SignalTap II Logic Analyzer中，設(shè)置觸發(fā)信號(hào)為系統(tǒng)倍頻后的主時(shí)鐘，在接收端通過(guò)SignalTap II Logic Analyzer實(shí)時(shí)查看接收數(shù)據(jù)rx_data、錯(cuò)誤比特?cái)?shù)error_accumulator和成功重復(fù)次數(shù)packet_counter，圖7為SignalTap II Logic Analyzer接收數(shù)據(jù)的窗口顯示。誤碼率可通過(guò)下式求得：

　　誤碼率=錯(cuò)誤比特?cái)?shù)/（成功重復(fù)次數(shù)×8 192×8）      （1）

　　傳輸速率及相應(yīng)誤碼率如表1所示，在傳輸數(shù)據(jù)為400 Mb/s、傳輸距離為50 m時(shí)誤碼率仍為0。由于選用均衡器LM0074SQ的極限速率為540 Mb/s，因而在數(shù)據(jù)速率為500 Mb/s時(shí)誤碼率急劇增大。

　　Altera公司新推出的Cyclone IV GX FPGA中含有8個(gè)收發(fā)器，具有時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）功能，并在片內(nèi)集成了可編程預(yù)加重設(shè)置和可調(diào)差分輸出電壓（VOD），提高了信號(hào)完整性。后續(xù)工作是在Cyclone IV GX上實(shí)現(xiàn)本系統(tǒng)的所有功能，以進(jìn)一步提高數(shù)據(jù)傳輸速率、傳輸距離、誤碼率等指標(biāo)。