O 引 言

　　隨著科學(xué)技術(shù)的發(fā)展，數(shù)據(jù)采集技術(shù)進(jìn)入到越來(lái)越多的領(lǐng)域。目前，已廣泛應(yīng)用于通信，圖像處理，軍事應(yīng)用，消費(fèi)電子，智能控制等方面。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般都是采用單片機(jī)作為處理器，控制A／D轉(zhuǎn)換器，存儲(chǔ)器及其他外圍電路的工作。傳統(tǒng)的單片機(jī)由于時(shí)鐘頻率較低，外設(shè)速度慢等缺點(diǎn)已經(jīng)大大的限制了數(shù)據(jù)采集的速度和性能。而FPGA與單片機(jī)相比，有著頻率高，內(nèi)部延時(shí)小，內(nèi)部存儲(chǔ)容量大等優(yōu)點(diǎn)，比單片機(jī)更適應(yīng)與高速數(shù)據(jù)采集的場(chǎng)合。FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。因此，本文介紹了一種基于FPGA來(lái)實(shí)現(xiàn)高速數(shù)據(jù)采集的方法，A／D轉(zhuǎn)換器使用AD公司的AD9481，F(xiàn)PGA使用ALTERA公司的EP2C5Q208，存儲(chǔ)器使用HYNIX公司的HY57V641620。系統(tǒng)框圖如圖1所示。

　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門(mén)陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及個(gè)模塊之間或模塊與I/O間的連接方式，并終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并終決定了FPGA所能實(shí)現(xiàn)的功能， FPGA允許無(wú)限次的編程。

　　l 高速A／D與FPGA接口的實(shí)現(xiàn)

　　本文采用的AD轉(zhuǎn)換器是ADI公司的AD9481，AD9481是一款典型的高速AD轉(zhuǎn)換器，其高達(dá)250MSPS的采樣率，適用于高速數(shù)據(jù)采集的場(chǎng)合。因?yàn)锳D9481需要250M的基于PECL標(biāo)準(zhǔn)的差分時(shí)鐘才能工作在250MSPS，因此本設(shè)計(jì)采用摩托羅拉公司的MCl00LVEL16這一時(shí)鐘芯片來(lái)提供250M的差分時(shí)鐘，它只需要輸入單端CMOS電平的250M時(shí)鐘便可以輸出符合AD9481要求的250M差分時(shí)鐘。但是這么高的時(shí)鐘在線路板中是一個(gè)潛在的威脅，它既容易干擾其他器件，又容易被其他器件干擾。AD9481的數(shù)字輸出屬于并行接口，2個(gè)250MSPS，8位數(shù)據(jù)輸出組合形成125MSPS，16位的數(shù)據(jù)流，如此高速的數(shù)據(jù)傳輸與存儲(chǔ)容易使數(shù)字系統(tǒng)中出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)和亞穩(wěn)態(tài)，因此首先在AD的數(shù)據(jù)輸出引腳和FPGA的輸入引腳之間串聯(lián)100歐姆的電阻，用來(lái)削弱高速數(shù)據(jù)線在O，1之間變換產(chǎn)生的毛刺和數(shù)據(jù)線之間的干擾。其次，在FPGA內(nèi)部對(duì)AD的數(shù)據(jù)線和鎖存時(shí)鐘的使用應(yīng)嚴(yán)格按照器件手冊(cè)上的建立時(shí)間和保持時(shí)間來(lái)設(shè)計(jì)，否則容易產(chǎn)生亞穩(wěn)態(tài)。

　　該設(shè)計(jì)選用的FPGA是EP2C5Q208，它是ALTERA公司的CYCLONE2系列的一款低成本FPGA，適用于中小型設(shè)計(jì)。擁有多達(dá)4608的邏輯單元，119808 bit的內(nèi)部RAM，支持ALTERA公司的SOPC，NIOSII，本設(shè)計(jì)通過(guò)EP2C5Q208的內(nèi)部RAM來(lái)做AD高速數(shù)據(jù)傳輸?shù)木彌_，AD過(guò)來(lái)的高速數(shù)據(jù)通過(guò)鎖存時(shí)鐘完成對(duì)FIF0的寫(xiě)操作。如圖2所示，AD_DB[15O]是AD的數(shù)據(jù)線，ADB_DCOB是AD的鎖存時(shí)鐘。

　　2 高速大容量存儲(chǔ)的實(shí)現(xiàn)

　　2.1 FPGA與高速存儲(chǔ)器接口的實(shí)現(xiàn)

　　高速數(shù)據(jù)采集一般都需要大容量的存儲(chǔ)，從而更能完整的記錄所需要的數(shù)據(jù)，捕捉突發(fā)信號(hào)的能力也更強(qiáng)。傳統(tǒng)的數(shù)據(jù)采集由于速度低，容量小，一般都采用SRAM，SRAM的特點(diǎn)是控制相對(duì)簡(jiǎn)單。SDRAM是同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，同步是指 Memory工作需要同步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動(dòng)態(tài)是指存儲(chǔ)陣列需要不斷的刷新來(lái)保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存儲(chǔ)，而是自由指定地址進(jìn)行數(shù)據(jù)讀寫(xiě)。由于具有速度高，存儲(chǔ)容量大，價(jià)格便宜等優(yōu)點(diǎn)，越來(lái)越多的被應(yīng)用于高速數(shù)據(jù)采集的場(chǎng)合。由此可見(jiàn)SDRAM的速度能達(dá)到很高，但SDRAM的缺點(diǎn)是控制起來(lái)相對(duì)麻煩，由于本身設(shè)計(jì)上的一些特點(diǎn)，它需要不斷刷新，預(yù)充電等操作，因此讓使用者感到非常麻煩。

　　本設(shè)計(jì)介紹了一種基于ALTERA公司的SOPC系統(tǒng)來(lái)實(shí)現(xiàn)SDRAM存儲(chǔ)的方法，SOPC的全名是即片上可編程系統(tǒng)，或者說(shuō)是基于大規(guī)模的FPGA的單片系統(tǒng)。簡(jiǎn)單來(lái)講，在一片F(xiàn)PGA上，只要資源足夠，用戶可以根據(jù)自己的需要構(gòu)建自己的CPU或者外設(shè)。這些外設(shè)都是ALTERA公司自己用硬件描述語(yǔ)言實(shí)現(xiàn)的IP核，性能好，通用性高，用戶只需要打開(kāi)SOPC這個(gè)選項(xiàng)，然后在里邊挑選自己需要的外設(shè)就可以。因此，本設(shè)計(jì)利用SOPC建立一個(gè)SDRAM控制器，本設(shè)計(jì)用的SDRAM是HYNIX公司的HY57V641620，這是一款具有64MBIT容量16位寬的SDRAM，工作時(shí)鐘可達(dá)200M。因?yàn)槊總€(gè)廠家的不同型號(hào)的SDRAM在參數(shù)上會(huì)有相應(yīng)的差異，因此ALTERA的公司的SDRAM控制器給用戶提供了簡(jiǎn)單易行的使用方法，用戶在創(chuàng)建的時(shí)候只需要在相應(yīng)參數(shù)的位置按照自己使用的SDRAM的具體參數(shù)修改即可。

　　為了讓SDRAM控制器以及其他外設(shè)的IP核在使用起來(lái)更加方便，ALTERA公司又推出了AVALON總線，這種總線是一種協(xié)議較為簡(jiǎn)單的片內(nèi)總線，Nios通過(guò)Avalon總線與外界進(jìn)行數(shù)據(jù)交換。主要用于連接外設(shè)與處理器，與外設(shè)一起組成一個(gè)控制器，方便外部處理器的使用，協(xié)議簡(jiǎn)單，占用邏輯單元少，同步操作，集成度更高，避免了復(fù)雜的時(shí)序分析問(wèn)題，它的主要特點(diǎn)有：

　　1 所有外設(shè)的接口與Avalon總線時(shí)鐘同步，不需要復(fù)雜的握手/應(yīng)答機(jī)制。這樣就簡(jiǎn)化了Avalon總 線的時(shí)序行為，而且便于集成高速外設(shè)。Avalon總線以及整個(gè)系統(tǒng)的性能可以采用標(biāo)準(zhǔn)的同步時(shí)序分析技術(shù)來(lái)評(píng)估。

　　2 所有的信號(hào)都是高電平或低電平有效，便于信號(hào)在總線中高速傳輸。在Avalon總線中，由數(shù)據(jù)選擇器（而不是三態(tài)緩沖器）決定哪個(gè)信號(hào)驅(qū)動(dòng)哪個(gè)外設(shè)。因此外設(shè)即使在未被選中時(shí)也不需要將輸出置為高阻態(tài)。

　　3 為了方便外設(shè)的設(shè)計(jì)，地址、數(shù)據(jù)和控制信號(hào)使用分離的、專(zhuān)用的端口。外設(shè)不需要識(shí)別地址總線周期和數(shù)據(jù)總線周期，也不需要在未被選中時(shí)使輸出無(wú)效。分離的地址、數(shù)據(jù)和控制通道還簡(jiǎn)化了與片上用戶自定義邏輯的連接 。

　　本設(shè)計(jì)建立了一個(gè)SDRAM與AVALON總線的結(jié)合體，如圖3所示。右下端是SDRAM的控制引腳，用戶只需要把這些引腳與使用的sDRAM的相應(yīng)引腳逐個(gè)相連即可，中間的部分就是AVALON總線的輸出輸入端，用戶只需要對(duì)AVALON端的地址，數(shù)據(jù)線上操作，AVALON總線便會(huì)完成對(duì)SDRAM的操作，可見(jiàn)使用起來(lái)比較方便。上邊的CLK信號(hào)是這個(gè)SDRAM控制器的同步時(shí)鐘，這個(gè)時(shí)鐘需要與SDRAM的輸入時(shí)鐘一樣大，而且SDRAM的控制時(shí)鐘與這個(gè)時(shí)鐘用FPGA內(nèi)部鎖相環(huán)的2個(gè)輸出來(lái)控制，本設(shè)計(jì)用的EP2C5Q208的同一個(gè)鎖相環(huán)有C0、Cl、C2三個(gè)輸出，C2用于外部管教輸出，本設(shè)計(jì)把C2連到SDRAM的時(shí)鐘輸入端，CO在FPGA內(nèi)部連到此SDRAM控制器的CLK端，因?yàn)榇鎯?chǔ)器想工作的可靠，數(shù)據(jù)準(zhǔn)確就需要滿足存儲(chǔ)器的建立時(shí)間和保持時(shí)間，而無(wú)論是FPGA內(nèi)部還是線路板都會(huì)對(duì)SDRAM的普通引腳和時(shí)鐘腳之間的相位產(chǎn)生影響，本設(shè)計(jì)中C2一C0=60°。

　　2.2 高速存儲(chǔ)與讀取在FPGA里的邏輯實(shí)現(xiàn)

　　在節(jié)中我們已說(shuō)到A／D轉(zhuǎn)換器的數(shù)據(jù)率是125M，16BIT，而本設(shè)計(jì)中用的HY57V641620的時(shí)鐘可達(dá)200M，因此完全可以滿足A／D轉(zhuǎn)換器的速率要求。A／D轉(zhuǎn)換器的數(shù)字輸出已經(jīng)被我們直接存儲(chǔ)到了FPGA的內(nèi)部FIFO當(dāng)中，F(xiàn)IFO是一種先進(jìn)先出的存儲(chǔ)器，被讀出的數(shù)據(jù)就不會(huì)在FIFO中存在了。因此，這個(gè)FIFO在使用的時(shí)候，A／D轉(zhuǎn)換器的數(shù)據(jù)一邊以125M的速度往FIFO寫(xiě)數(shù)據(jù)，一邊用一個(gè)速度更高的時(shí)鐘，150M的速度往外讀數(shù)據(jù)，這樣讀的速度大于寫(xiě)，因?yàn)镕IFO有滿和空的標(biāo)志，因此我們用空的標(biāo)志來(lái)控制讀FIFO的操作，即空的時(shí)候就不讀，這樣，在FIFO端，我們可以保證A／D采集的數(shù)據(jù)無(wú)丟失的以150M的速度被讀出。我們用這個(gè)150M的時(shí)鐘來(lái)驅(qū)動(dòng)一個(gè)地址計(jì)數(shù)器，如圖4所示。

　　SYS_CLK就是那個(gè)150M的時(shí)鐘，地址計(jì)數(shù)器的位數(shù)就決定了本次存儲(chǔ)的深度，我們把這個(gè)地址計(jì)數(shù)器的輸出SD_ADA[221]直接接到SDRAM控制器的AVALON的地址端，把FIFO讀出的數(shù)據(jù)直接接到AVALON的數(shù)據(jù)端，把WAIT線接到地址計(jì)數(shù)器的使能端來(lái)控制，忙的時(shí)候就不讓地址計(jì)數(shù)器計(jì)數(shù)，當(dāng)?shù)刂酚?jì)數(shù)器從0計(jì)到SDRAM的地址的時(shí)候，我們就實(shí)現(xiàn)了FIF0的數(shù)據(jù)到SDRAM的傳輸，從而終實(shí)現(xiàn)了A／D轉(zhuǎn)換器的結(jié)果到SDRAM的存儲(chǔ)。A／D轉(zhuǎn)換器是指一個(gè)將模擬信號(hào)轉(zhuǎn)變?yōu)閿?shù)字信號(hào)的電子元件。通常的模數(shù)轉(zhuǎn)換器是將一個(gè)輸入電壓信號(hào)轉(zhuǎn)換為一個(gè)輸出的數(shù)字信號(hào)。由于數(shù)字信號(hào)本身不具有實(shí)際意義，僅僅表示一個(gè)相對(duì)大小。故任何一個(gè)模數(shù)轉(zhuǎn)換器都需要一個(gè)參考模擬量作為轉(zhuǎn)換的標(biāo)準(zhǔn)，比較常見(jiàn)的參考標(biāo)準(zhǔn)為的可轉(zhuǎn)換信號(hào)大小。而輸出的數(shù)字量則表示輸入信號(hào)相對(duì)于參考信號(hào)的大小。至此，我們已完成了高速數(shù)據(jù)到SDRAM的存儲(chǔ)。讀取相對(duì)與存儲(chǔ)的過(guò)程操作比較簡(jiǎn)單，用戶想要調(diào)用SDRAM里的數(shù)據(jù)，只需要把自己的處理器的總線接到FPGA的引腳上，在內(nèi)部掛載到SDRAM控制器的AVALON讀取端，圖3中的中間部分，按照總線的操作方式即可讀取相應(yīng)地址里的數(shù)據(jù)。

　　3 結(jié)束語(yǔ)

　　本文介紹了一種基于高速A／D轉(zhuǎn)換器，F(xiàn)PGA，SDRAM來(lái)實(shí)現(xiàn)的控制高速數(shù)據(jù)采集的數(shù)字系統(tǒng)，詳細(xì)的介紹了各部分的實(shí)現(xiàn)方法。該系統(tǒng)具有速度高，存儲(chǔ)容量大等優(yōu)點(diǎn)，能夠適應(yīng)高速數(shù)據(jù)采集的諸多場(chǎng)合。