用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路稱為數(shù)字電路，或數(shù)字系統(tǒng)。由于它具有邏輯運(yùn)算和邏輯處理功能，所以又稱數(shù)字邏輯電路?，F(xiàn)代的數(shù)字電路由半導(dǎo)體工藝制成的若干數(shù)字集成器件構(gòu)造而成。邏輯門(mén)是數(shù)字邏輯電路的基本單元。存儲(chǔ)器是用來(lái)存儲(chǔ)二值數(shù)據(jù)的數(shù)字電路。從整體上看，數(shù)字電路可以分為組合邏輯電路和時(shí)序邏輯電路兩大類。集成度高，體積小，功耗低是數(shù)字電路突出的優(yōu)點(diǎn)之一。電路的設(shè)計(jì)、維修、維護(hù)靈活方便，隨著集成電路技術(shù)的高速發(fā)展，數(shù)字邏輯電路的集成度越來(lái)越高，集成電路塊的功能隨著小規(guī)模集成電路（SSI）、中規(guī)模集成電路（MSI）、大規(guī)模集成電路（LSI）、超大規(guī)模集成電路（VLSI）的發(fā)展也從元件級(jí)、器件級(jí)、部件級(jí)、板卡級(jí)上升到系統(tǒng)級(jí)。電路的設(shè)計(jì)組成只需采用一些標(biāo)準(zhǔn)的集成電路塊單元連接而成。對(duì)于非標(biāo)準(zhǔn)的特殊電路還可以使用可編程序邏輯陣列電路，通過(guò)編程的方法實(shí)現(xiàn)任意的邏輯功能。

　　1  變∑-Δ換的原理

　　∑-Δ變換采用過(guò)取樣技術(shù)，將信號(hào)按時(shí)間分割，保持幅度恒定，具有高取樣率、噪聲整形和比特字長(zhǎng)短的特點(diǎn)。變換可以在低取樣率、高分辨率的量化器或者高取樣率、低分辨率的量化器中進(jìn)行，在數(shù)字音頻中很有用，如用于音頻信號(hào)數(shù)字化的∑-Δ ADC及可將已經(jīng)數(shù)字化處理后的音頻信號(hào)還原為模擬聲音信號(hào)的比特?cái)?shù)時(shí)所帶來(lái)的量化非線性誤差、糾錯(cuò)困難的缺點(diǎn)。

　　∑-Δ變換是將信號(hào)按時(shí)間分割，保持信號(hào)幅度恒定。它用高電平或低電平的脈沖表示信號(hào)，例如可以采用脈沖密度調(diào)制（PDM），如圖1所示恒定幅度的脈沖信號(hào)，不論電平高或低都能夠重建輸出信號(hào)波形。  打個(gè)比方來(lái)說(shuō)明如何用1比特替代16或更多比特：傳統(tǒng)的階梯變換器像16個(gè)電燈泡，連接到各自的開(kāi)關(guān)上，每個(gè)都有不同的亮度，用各種組合方式可以得到216（即65536）種不同的亮度。然而，燈泡間的亮度差會(huì)引入誤差，某種組合也并不總是能夠產(chǎn)生所要求的亮度。1比特變換技術(shù)采用完全不同的方法，不用那么多燈泡和開(kāi)關(guān)，只用一個(gè)燈泡和一個(gè)開(kāi)關(guān)。房間亮度的變化可以通過(guò)簡(jiǎn)單的改變開(kāi)、關(guān)燈泡的次數(shù)來(lái)得到。如果燈泡開(kāi)的次數(shù)增加，房間的亮度就會(huì)增加。

 圖1 脈沖密度調(diào)制

　　2  ∑-Δ DAC的結(jié)構(gòu)

　　DAC格式是英文Digital Audio Compress的簡(jiǎn)稱，是北京豪杰縱橫網(wǎng)絡(luò)技術(shù)有限公司（以超級(jí)解霸的成功開(kāi)發(fā)而聞名），憑借自己多年積累的音頻編碼技術(shù)，獨(dú)創(chuàng)自然聲學(xué)模型，開(kāi)發(fā)出的級(jí)音頻壓縮格式，超高音質(zhì)，并且具有很好的定位能力。DAC格式具有以下優(yōu)勢(shì)：低碼率時(shí)DAC壓縮的大小與MP3差不多，但聲音不發(fā)沙，定位感依然存在，與原始無(wú)損壓縮相比只是會(huì)發(fā)現(xiàn)截止頻率以上的聲音有些小差別；中等碼率時(shí)DAC音質(zhì)與AC-3差不多，截止頻率越過(guò)了人耳的范圍，從儀器中可以測(cè)出；高碼率時(shí)DAC音質(zhì)與CD的差別是人耳幾乎分辨不出來(lái)，只能從儀器中的波形進(jìn)行比較才能分出差別；DAC的效率不會(huì)發(fā)沙，因?yàn)樗粍h去頻率，它不認(rèn)為人耳聽(tīng)不到；也不會(huì)發(fā)悶，因?yàn)樗会槍?duì)低質(zhì)量的音頻進(jìn)行處理。

　　傳統(tǒng)的應(yīng)用電流模技術(shù)的DAC當(dāng)位數(shù)達(dá)到10位以上時(shí)，要在某一溫度范圍保持非常困難。本文的∑-Δ DAC運(yùn)用了數(shù)字技術(shù)，因此與電流模DAC相比，不受溫度變化的影響，且能在可編程邏輯器件如FPGA中實(shí)現(xiàn)?！?Δ DAC實(shí)際上是高速1位DAC,應(yīng)用數(shù)字反饋技術(shù)從輸入二進(jìn)制數(shù)字量產(chǎn)生等幅的脈沖串，脈沖串的平均占空比與輸入二進(jìn)制數(shù)字量成正比，脈沖串再通過(guò)一RC模擬低通濾波器就能重建模擬波形。∑-Δ DAC非常適合于低頻、高的應(yīng)用，尤其在數(shù)字音頻領(lǐng)域應(yīng)用廣泛。

　　作為例子，本文中所描述的∑-Δ DAC的二進(jìn)制8位輸入數(shù)字量是無(wú)符號(hào)數(shù)，模擬輸出電壓值都是正值。輸入"00000000"產(chǎn)生輸出電壓0V,"11111111"產(chǎn)生輸出電壓的值Vmax,Vmax非常接近VCCO,其中VCCO是FPGA芯片I/O端口的供電電壓。

　　圖2  ∑-Δ DAC的內(nèi)部結(jié)構(gòu)圖    

　　術(shù)語(yǔ)"∑-Δ"分別代表算術(shù)和與差，都可用二進(jìn)制加法器來(lái)產(chǎn)生。雖然Δ加法器的輸入是無(wú)符號(hào)數(shù)，但Δ和∑兩加法器的輸出被看作有符號(hào)數(shù)。Δ加法器用來(lái)計(jì)算DAC輸入與當(dāng)前DAC輸出之間的差值。由于DAC的輸出只有一位，非0即1,即全0或全1.如圖2 ∑-Δ DAC的結(jié)構(gòu)圖所示，Δ加法器的另一個(gè)輸入值由∑鎖存器位L[9]的兩個(gè)拷貝后面跟8個(gè)0產(chǎn)生，這也彌補(bǔ)了DAC輸入值是無(wú)符號(hào)數(shù)的問(wèn)題。∑加法器將它的上輸出（已經(jīng)保存在∑鎖存器）與Δ加法器的當(dāng)前輸出求和。

　　3 ∑-Δ DAC的FPGA實(shí)現(xiàn)

　　FPGA（Field-Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA一般來(lái)說(shuō)比ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA.因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

　　如圖2所示，∑-Δ DAC的內(nèi)部?jī)H由2個(gè)10位的二進(jìn)制加法器，1個(gè)10位的鎖存器和一個(gè)D觸發(fā)器組成，用FPGA實(shí)現(xiàn)時(shí)只需耗費(fèi)極少的邏輯資源，即使用的FPGA也能實(shí)現(xiàn)，本文采用了Xilinx Virtex FPGA,圖3給出了FPGA實(shí)現(xiàn)的頂層原理圖。輸入信號(hào)有8位寬的二進(jìn)制數(shù)字量DACin[7:0]、時(shí)鐘信號(hào)CLK和復(fù)位信號(hào)Reset;輸出信號(hào)為等幅脈沖串DACout,通過(guò)一個(gè)驅(qū)動(dòng)緩沖器OBUF_F_24（是Xilinx FPGA特有的SelectI/O資源，OBUF表示輸出緩沖器，F(xiàn)表示它的轉(zhuǎn)換速率快，24表示它的驅(qū)動(dòng)能力即輸出驅(qū)動(dòng)電流是24MA,基于LVTTL I/O標(biāo)準(zhǔn)）驅(qū)動(dòng)FPGA外部的模擬RC低通濾波器，該緩沖器的輸出端連接到FPGA的I/O端口，則它的驅(qū)動(dòng)電壓即為FPGA的I/O端口的供電電壓VCCO.表1列出了∑-Δ DAC的接口信號(hào)。

　　圖3  FPGA實(shí)現(xiàn)∑-Δ DAC的頂層原理圖

　　表1  ∑-Δ DAC的接口信號(hào)    

　　圖3虛線框內(nèi)的電路都在FPGA里面實(shí)現(xiàn)，其中的DAC模塊的原理圖見(jiàn)圖2,在本文中是用可以綜合的VerilogHDL語(yǔ)句來(lái)描述的。VerilogHDL描述的可綜合性是指其可被綜合工具所識(shí)別，將其寄存器傳輸級(jí)（RTL）描述綜合成門(mén)級(jí)網(wǎng)表，終能通過(guò)FPGA的布局布線工具映射到FPGA當(dāng)中成為能完成指定功能的硬件電路。VerilogHDL語(yǔ)言初是面向建模和仿真的，只有10%可以被綜合稱為可綜合子集。對(duì)于不同的綜合工具，可綜合子集的內(nèi)容并不相同。IEEE的一個(gè)工作組目前正在撰寫(xiě)一個(gè)名為IEEE Std 1364.1RTL的綜合子集的規(guī)范，定義了一個(gè)的可綜合的Verilog語(yǔ)言要素的子集，以便得到各綜合工具提供商的支持。

　　圖3中緩沖器的輸出端DACoutDrvr連接到FPGA的輸出引腳上，驅(qū)動(dòng)外部的模擬RC低通濾波器。圖

　　中R=3.3kΩ，C=0.0047μF,VOUT即為終轉(zhuǎn)換所得的模擬信號(hào)。下面給出了DAC模塊的可綜合的VerilogHDL描述：

　　'timescale 100 ps / 10 ps

　　//This is a Delta-Sigma Digital to Analog Converter

　　module dac（DACout, DACin, Clk, Reset）；

　　output DACout; // This is the average output that feeds low pass filter

　　reg DACout;

　　input [7:0] DACin; // DAC input

　　input Clk;

　　input Reset;

　　reg [9:0] DeltaAdder; // Output of Delta adder

　　reg [9:0] SigmaAdder; // Output of Sigma adder

　　reg [9:0] SigmaLatch; // Latches output of Sigma adder

　　reg [9:0] DeltaB; // B input of Delta adder

　　always @（SigmaLatch） DeltaB = {SigmaLatch[9],SigmaLatch[9]} 《 （8）；

　　always @（DACin or DeltaB） DeltaAdder = DACin + DeltaB;

　　always @（DeltaAdder or SigmaLatch） SigmaAdder = DeltaAdder + SigmaLatch;

　　always @（posedge Clk or posedge Reset）

　　begin

　　if（Reset）

　　begin

　　SigmaLatch <= #1 1'bl 《 （8）；

　　DACout <= #1 1'b0;

　　end

　　else

　　begin

　　SigmaLatch <= #1 SigmaAdder;

　　DACout <= #1 SigmaLatch[9];

　　end

　　end

　　endmodule該程序經(jīng)過(guò)Xilinx的FPGA集成開(kāi)發(fā)工具ISE6.2編譯（含綜合過(guò)程）、仿真后，再選擇Virtex系列FPGA芯片進(jìn)行配置。設(shè)置CLK=100MHz（可達(dá)219MHz）。

　　4 結(jié)論

　　∑-Δ DAC是高速FPGA芯片用于數(shù)字模擬混合信號(hào)系統(tǒng)設(shè)計(jì)的嘗試，可應(yīng)用于可編程電壓源、波形發(fā)生器、聲音發(fā)生器、RGB顏色發(fā)生器和ADC的參考電壓發(fā)生器等，極大的減少了系統(tǒng)的元件數(shù)目，降低了系統(tǒng)的成本，有很好的實(shí)用價(jià)值。