鎖相環(huán)是一種能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)，廣泛應(yīng)用于信號處理、時(shí)鐘同步、倍頻、頻率綜合等領(lǐng)域。它根據(jù)輸入信號和反饋信號的相位差來調(diào)整壓控振蕩器的輸出頻率，終達(dá)到輸入信號頻率和輸出信號頻率相等，輸入信號和輸出信號保持恒定的相位差。

　　鎖相環(huán) （phase-locked loop）為無線電發(fā)射中使頻率較為穩(wěn)定的一種方法，主要有VCO（壓控振蕩器）和PLL IC ,壓控振蕩器給出一個(gè)信號，一部分作為輸出，另一部分通過分頻與PLL IC所產(chǎn)生的本振信號作相位比較，為了保持頻率不變，就要求相位差不發(fā)生改變，如果有相位差的變化，則PLL IC的電壓輸出端的電壓發(fā)生變化，去控制VCO,直到相位差恢復(fù)！達(dá)到鎖頻的目的！！能使受控振蕩器的頻率和相位均與輸入信號保持確定關(guān)系的閉環(huán)電子電路。

　　鎖相環(huán)由鑒相器、環(huán)路濾波器和壓控振蕩器組成。鑒相器用來鑒別輸入信號Ui與輸出信號Uo之間的相位差 ，并輸出誤差電壓Ud 。Ud 中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc。Uc作用于壓控振蕩器的結(jié)果是把它的輸出振蕩頻率fo拉向環(huán)路輸入信號頻率fi ，當(dāng)二者相等時(shí)，環(huán)路被鎖定 ，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個(gè)輸入信號間留有一定的相位差。

　　傳統(tǒng)的PI控制器可以消除穩(wěn)態(tài)誤差，保證鎖定，但是對阻尼有不利影響。在PI控制器中引入微分項(xiàng)可以改善響應(yīng)速度和阻尼，保證了鎖定時(shí)間，但不能減少穩(wěn)態(tài)誤差，因此本文提出積分分離PID控制，能夠大大改善響應(yīng)時(shí)間和阻尼并減少穩(wěn)態(tài)誤差，從而保證了鎖相和鎖相時(shí)間。

　　1 電路結(jié)構(gòu)與工作原理

　　1.1 全數(shù)字鎖相環(huán)電路結(jié)構(gòu)

　　快速全數(shù)字鎖相環(huán)的系統(tǒng)框圖如圖1所示。

　　鑒相器采用JK觸發(fā)器，該鑒相器結(jié)構(gòu)簡單，鑒相范圍為±π，能夠滿足一般工程的需要。由于鑒相器輸出的是二值高低脈沖，后需接數(shù)字濾波器來平滑其中的起伏，消除噪聲和干擾脈沖的影響。一般數(shù)字序列濾波器有兩種：N先于M序列濾波器和隨機(jī)徘徊濾波器，數(shù)字濾波器不是環(huán)路濾波器，它是無惰性的，加在環(huán)路中不影響環(huán)路的階數(shù)，僅起到濾噪抗干擾的作用。本文采用隨機(jī)徘徊濾波器。環(huán)路濾波器采用PID控制器，能夠很好地控制環(huán)路相位校正的速度和，相對于文獻(xiàn)[1]的PI控制器具有更好的特性。數(shù)字壓控振蕩器采用可變模的分頻器。M分頻器對輸出信號進(jìn)行分頻，以使環(huán)路得到相應(yīng)的倍頻信號。

　　1.2 電路工作原理

　　鑒相器比較輸入信號和輸出信號的相位差，產(chǎn)生一誤差高低電平脈沖序列pha。該脈沖的寬度和輸入、輸出信號的相位誤差是成比例的。K序列濾波器對相位誤差信號進(jìn)行量化，又可以消除輸入信號噪聲和干擾脈沖的影響。當(dāng)pha為高電平時(shí)，K序列濾波器對fO進(jìn)行加計(jì)數(shù)，當(dāng)計(jì)數(shù)器溢出時(shí)，一方面向環(huán)路濾波器產(chǎn)生一加脈沖i，同時(shí)對計(jì)數(shù)器進(jìn)行復(fù)位，重新計(jì)數(shù)。相反，當(dāng)pha為低電平時(shí)，K序列濾波器對fO進(jìn)行減計(jì)數(shù)，當(dāng)計(jì)數(shù)器減為零時(shí)，一方面向環(huán)路濾波器產(chǎn)生一減脈沖d，同時(shí)對計(jì)數(shù)器進(jìn)行復(fù)位，重新計(jì)數(shù)。在一個(gè)pha周期內(nèi)，K序列濾波器產(chǎn)生加減脈沖的綜合值，表征了輸入信號和輸出信號相位誤差的大小。由于干擾和噪聲的影響是隨機(jī)的，此時(shí)K計(jì)數(shù)器產(chǎn)生的加減脈沖的概率相等，因此環(huán)路具有較強(qiáng)的抗干擾能力。環(huán)路濾波器采用了PID控制，所以，數(shù)字壓控振蕩器輸出的信號經(jīng)M分頻后，反饋給環(huán)路濾波器作為采樣信號。環(huán)路濾波器在其上升沿對一個(gè)pha周期內(nèi)由K計(jì)數(shù)器產(chǎn)生的加減脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)綜合、PID計(jì)算、并把計(jì)數(shù)值輸出給壓控振蕩器作為分頻因子和寄存器清零操作。在控制過程中，由于把壓控振蕩器輸出的信號M分頻后的信號作為環(huán)路濾波器的采樣信號，因此保證了采樣周期和輸出信號fout的周期是同步的，這樣既保證了逐周波控制，也保證了在壓控振蕩器的計(jì)數(shù)開始時(shí)賦予其寄存器新的分頻計(jì)數(shù)值。

　　2 系統(tǒng)結(jié)構(gòu)性能分析

　　2.1 數(shù)學(xué)模型分析

　　圖2是圖1中全數(shù)字鎖相環(huán)的數(shù)學(xué)模型。

　　由文獻(xiàn)[1]中對PI控制器及系統(tǒng)閉環(huán)響應(yīng)的分析，可以得到PI控制鎖相環(huán)能夠使控制滿足超調(diào)量、調(diào)節(jié)時(shí)間和零穩(wěn)態(tài)誤差以及自然諧振頻率與輸入信號的頻率成正比的優(yōu)點(diǎn)。然而需要更快的響應(yīng)速度，且又不增加超調(diào)量，則應(yīng)在控制器中增加微分項(xiàng)，即PID控制。在傳統(tǒng)的PI控制中，由于積分項(xiàng)的存在，雖然可以消除靜差、提高。但在過程的啟動、結(jié)束或大幅度增減設(shè)定值時(shí)，短時(shí)間內(nèi)系統(tǒng)會輸出很大的偏差，會造成PI運(yùn)算的積分積累，終引起系統(tǒng)較大超調(diào)，甚至引起系統(tǒng)的振蕩。因此本文采用了積分分離的PID控制算法，既保持了積分作用，又減少了超調(diào)量，使控制性能有了較大的改善。具體實(shí)現(xiàn)如下：

　　積分分離PID算法的仿真圖如圖3所示。

　　2.2 環(huán)路線性分析

　　當(dāng)鎖相環(huán)在鎖定點(diǎn)附近波動時(shí)，計(jì)數(shù)值N的變化較小，假設(shè)此時(shí)環(huán)路為二階環(huán)，壓控振蕩器的傳遞函數(shù)為：

　　由式（7）、（8）可以看出，只要得到K序列濾波器的計(jì)數(shù)值k、積分系數(shù) ki、比例系數(shù) kp，就可以得到環(huán)路的諧振頻率和阻尼系數(shù)，反之依然。此外觀察自然諧振頻率可得它與輸入信號的頻率成正比，這意味著鎖相環(huán)的跟蹤速度和輸入信號的頻率成正比。

　　PID參數(shù)工程整定的一般步驟：

　?。?）只加入比例控制環(huán)節(jié)，慢慢增加kp使系統(tǒng)微微振蕩起來。

　?。?）加入微分控制環(huán)節(jié)，慢慢減小kd，這相當(dāng)于增大系統(tǒng)的阻尼，使系統(tǒng)平穩(wěn)下來。

　?。?）系統(tǒng)平穩(wěn)下來后，再增加kp使系統(tǒng)微微振蕩起來，然后再減小kd使系統(tǒng)平穩(wěn)下來。如此反復(fù)下去，直到kp和kd都不能變化時(shí)為止。

　?。?）把kp的值適當(dāng)減小一點(diǎn)，加入積分控制環(huán)節(jié)，慢慢增加ki的值，直到穩(wěn)態(tài)誤差在可接受的范圍內(nèi)。

　?。?）為了使系統(tǒng)更可靠和穩(wěn)定，保證魯棒性。還要把kp、kd、ki的值都適當(dāng)減小，再根據(jù)經(jīng)驗(yàn)做一些相應(yīng)的調(diào)整。

　　3 系統(tǒng)仿真分析

　　3.1 仿真結(jié)果

　　本設(shè)計(jì)使用VHDL語言進(jìn)行設(shè)計(jì)，以Quartus軟件為設(shè)計(jì)平臺，用CycloneII EP2C35F484C8 器件完成設(shè)計(jì)。

　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

　　本設(shè)計(jì)中參數(shù)均用整數(shù)，選擇為ki=2，kp=2，kd=4，K序列濾波器的模值為36，M分頻比為1在相位階躍為180的情況下的系統(tǒng)仿真圖如圖4。

　　3.2 結(jié)果分析

　　經(jīng)過反復(fù)調(diào)整系統(tǒng)的參數(shù)K值，選定一個(gè)較好的K值作為序列濾波器的模值，選定ki=2、kp=2、kd=4作為PID的積分系數(shù)、比例系數(shù)和微分系數(shù)。從仿真圖上可以看出，該設(shè)計(jì)結(jié)構(gòu)能夠達(dá)到鎖定狀態(tài)，且鎖定時(shí)間有所減少，達(dá)到了預(yù)期的效果。

　　本文提出了一種新型的環(huán)路濾波器，采用積分分離的PID控制器作為環(huán)路濾波器，有效地減少了鎖定時(shí)間，提高了鎖定。該鎖相環(huán)具有很強(qiáng)的通用性，并且電路參數(shù)配置方便、設(shè)計(jì)簡單、集成度高。理論分析、仿真和實(shí)驗(yàn)結(jié)果都表明該全數(shù)字鎖相環(huán)性能良好。使用FPGA實(shí)現(xiàn)，占用資源較少，容易做成片上系統(tǒng)SoC。