引言

　　DSP是基于可編程超大規(guī)模集成電路和計算機技術(shù)發(fā)展起來的一門重要技術(shù)，DSP芯片的快速數(shù)據(jù)采集與處理功能以及片上集成的各種功能模塊為DSP應(yīng)用于各種場合提供了極大的方便。而CMOS圖像傳感器與CCD相比，DSP是一種獨特的微處理器，是以數(shù)字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉(zhuǎn)換為0或1的數(shù)字信號。再對數(shù)字信號進行修改、刪除、強化，并在其他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復(fù)雜指令程序，遠(yuǎn)遠(yuǎn)超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強大數(shù)據(jù)處理能力和高運行速度，是值得稱道的兩大特色。 CMOS圖像傳感器將以其低廉的價格、實用的圖像質(zhì)量、高集成度和相對較少的功耗在視頻采集領(lǐng)域得到廣泛的應(yīng)用。為此，本文提出了一種基于DSP和CMOS圖像傳感器，同時由復(fù)雜可編程邏輯控制芯片CPLD控制的實時圖像采集系統(tǒng)的實現(xiàn)方案。

　　1 硬件設(shè)計

　　圖1所示是該圖像采集系統(tǒng)的電路結(jié)構(gòu)框圖。由圖1可見，該圖像采集系統(tǒng)主要由OV6630圖像傳感芯片、CPLD控制模塊、SRAM數(shù)據(jù)存儲器、FLASH程序存儲器、DSP信號處理器等幾部分組成。該芯片將CMOS光感應(yīng)核與外圍支持電路集成在一起。由于其運用了專有的傳感器技術(shù)，因而能夠消除普通的光電干擾。該芯片的像素陣列為352×288,即101376像素，還有4行、4列可供選擇。圖像數(shù)據(jù)的輸出有多種格式（YCrCb4:2:2,GRB4:2:2和RGB原始數(shù)據(jù)輸出格式），本系統(tǒng)選用8通道Y輸出RGB原始數(shù)據(jù)輸出格式，以及逐行掃描的工作方式。其輸出格式為：

　　奇數(shù)掃描行BGBG……

　　偶數(shù)掃描行GRGR……

　　據(jù)人眼對彩色響應(yīng)帶寬不高的大面積著色特點，每個象素沒有必要同時輸出3種顏色。因此，數(shù)據(jù)采樣時，奇數(shù)掃描行的第1,2,3,4,…象素分別采樣和輸出B,G,B,G,…數(shù)據(jù)；偶數(shù)掃描行的第1,2,3,4,…象素分別采樣和輸出G,R,G,R,…數(shù)據(jù)。在實際處理時，每個象素的R,G,B信號由象素本身輸出的某一種顏色信號和相鄰象素輸出的其他顏色信號構(gòu)成。這種采樣方式在基本不降低圖像質(zhì)量的同時，可以將采樣頻率降低60%以上。

　　系統(tǒng)中的處理芯片選用TI公司的加強型定點DSP芯片TMS320VC5410A,該DSP的工作頻率可達160 MHz,內(nèi)部有64KBRAM空間可以靈活的映射為數(shù)據(jù)或程序存儲空間。由于DSP的內(nèi)部存儲空間有限。控制芯片CPLD選用Altera公司的MAX7000系列芯片EPM7128SLC84-15.該芯片包含84個I/O管腳、128個宏單元，每16個宏單元可組成一個邏輯陣列塊，工作電壓為5.0 V.該芯片在系統(tǒng)中處于總體時序控制地位，既用于給圖像傳感器芯片提供控制信號。也用于SRAM和FLASH的片選和讀寫控制，同時還負(fù)責(zé)LCD的顯示控制。

　　2 軟件設(shè)計

　　當(dāng)系統(tǒng)配置完畢以后，便可以進行圖像數(shù)據(jù)的采集與處理。在采集圖像的過程中，主要的工作是判別一幀圖像數(shù)據(jù)的開始和結(jié)束的時刻。在仔細(xì)研究了OV6630輸出的同步信號的基礎(chǔ)上。筆者用VHDL語言實現(xiàn)了采集過程起始點的控制。圖2所示為圖像采集期間三個同步信號與數(shù)據(jù)信號的時序關(guān)系圖。

　　圖2中，每一個幀同步信號VSYNC周期包含288個水平同步信號HREF脈沖，而每一個HREF周期包含352個PCLK時鐘脈沖，每一個PCLK時鐘可輸出一個RGB像素的視頻數(shù)據(jù)。

　　通過監(jiān)測系統(tǒng)中的垂直同步信號VSYNC的變化，即可得知新的一幀圖像是否開始，一幀圖像開始后，僅當(dāng)HREF為高且PCLK輸出下降沿時，才能輸出一個有效的像素值。VSYNC的上升沿表示一幀新的圖像的到來，下降沿則表示一幀圖像數(shù)據(jù)采集開始（CMOS圖像傳感器是按列采集圖像的）。只有當(dāng)HREF為高電平時，才能開始有效的采集數(shù)據(jù)，PCLK下降沿的到來表明數(shù)據(jù)的產(chǎn)生，PCLK每出現(xiàn)一個下降沿可傳輸一位數(shù)據(jù)。HREF為高電平期間，共可傳輸352位數(shù)據(jù)。在一幀圖像中，即VSYNC為低電平期間，HREF將出現(xiàn)288次高電平。而當(dāng)下一個VSYNC信號的上升沿到來時，即表明分辨率為352×288的圖像采集過程的結(jié)束。

　　CPLD（Complex Programmable Logic Device）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過電纜（"在系統(tǒng)"編程）將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。

　　CPLD主要是由可編程邏輯宏單元（MC,Macro Cell）圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。

　　CPLD控制的實現(xiàn)過程首先是按順序檢測VSYNC和CHSYNC信號是否有效，這時要注意防止毛刺信號的干擾。由于毛刺信號時間很短，設(shè)計時可采用設(shè)標(biāo)志位的方法，即當(dāng)檢測到信號的有效沿后（對于VSYNC是上升沿，而對于CHSYNC是下降沿），可在等待一定時間后再次檢測信號，看其是否仍然有效，如果有效，則說明信號是正確的。

　　由于系統(tǒng)中的像素數(shù)據(jù)是按PCLK時鐘輸出的，所以，可用來存儲圖像的SRAM使能信號CE.另外，其讀寫信號也是由CPLD產(chǎn)生的。因此，讀信號RE只要在CPLD寫操作中置"1"即可。由于在數(shù)據(jù)輸出時，PCLK的上升沿信號比較穩(wěn)定，而RAM可在WR上升沿將數(shù)據(jù)寫入，因此，可以在HREF有效后（HREF=1）采用PCLK作為寫信號RW.

　　由于圖像像素點的個數(shù)已知，即數(shù)據(jù)個數(shù)已知，故在計數(shù)完畢后，CPLD將發(fā)出計數(shù)完畢信號。而DSP在接收到中止信號后，即可開始讀取RAM中的數(shù)據(jù)，并對數(shù)據(jù)進行壓縮和相應(yīng)的處理，然后把數(shù)據(jù)放到LCD液晶屏的數(shù)據(jù)總線，將采集到的圖像在液晶屏上顯示出來。圖3為圖像采集系統(tǒng)的軟件流程圖。

　　結(jié)束語

　　本系統(tǒng)采用DSP和CPLD的綜合方案來將圖像的采集和數(shù)據(jù)的處理分而治之。實驗結(jié)果表明，該系統(tǒng)圖像清晰，且能滿足實時顯示的要求，可廣泛應(yīng)用在網(wǎng)絡(luò)視頻和工業(yè)自動監(jiān)測等方面。