模數(shù)轉(zhuǎn)換器即A/D轉(zhuǎn)換器，或簡稱ADC,通常是指一個(gè)將模擬信號(hào)轉(zhuǎn)變?yōu)閿?shù)字信號(hào)的電子元件。通常的模數(shù)轉(zhuǎn)換器是將一個(gè)輸入電壓信號(hào)轉(zhuǎn)換為一個(gè)輸出的數(shù)字信號(hào)。由于數(shù)字信號(hào)本身不具有實(shí)際意義，僅僅表示一個(gè)相對(duì)大小。故任何一個(gè)模數(shù)轉(zhuǎn)換器都需要一個(gè)參考模擬量作為轉(zhuǎn)換的標(biāo)準(zhǔn)，比較常見的參考標(biāo)準(zhǔn)為的可轉(zhuǎn)換信號(hào)大小。而輸出的數(shù)字量則表示輸入信號(hào)相對(duì)于參考信號(hào)的大小。A/D轉(zhuǎn)換一般要經(jīng)過采樣、保持、量化及編碼4個(gè)過程。在實(shí)際電路中，有些過程是合并進(jìn)行的，如采樣和保持，量化和編碼在轉(zhuǎn)換過程中是同時(shí)實(shí)現(xiàn)的。一般來說，AD比DA貴，尤其是高速的AD,因?yàn)樵谀承┨厥鈭龊?，如?dǎo)彈的攝像頭部分要求有高速的轉(zhuǎn)換能力。一般那樣AD要上千美元。還有通過AD的并聯(lián)可以提高AD的轉(zhuǎn)換效率，多個(gè)AD同時(shí)處理數(shù)據(jù)，能滿足處理器的數(shù)字信號(hào)需求了。

　　電路功能與優(yōu)勢

　　本電路利用ADF4002頻率合成器產(chǎn)生極低抖動(dòng)編碼（采樣）時(shí)鐘，以控制模數(shù)轉(zhuǎn)換器AD9215的采樣。編碼時(shí)鐘上的抖動(dòng)會(huì)降低總信噪比（SNR），二者的關(guān)系如下式所示：

　　其中f為滿量程模擬輸入頻率，tj為均方根抖動(dòng)。公式1中的"SNR"是僅由時(shí)鐘抖動(dòng)決定的SNR,與ADC的分辨率無關(guān)。

　　電路描述

　　ADF4002由低噪聲數(shù)字鑒頻鑒相器（PFD）、精密電荷泵、可編程參考分頻器和可編程N(yùn)分頻器組成。14位參考計(jì)數(shù)器（R計(jì)數(shù)器）允許PFD輸入端的REFIN頻率為可選值。如果頻率合成器與一個(gè)外部環(huán)路濾波器和電壓控制振蕩器（VCO）一起使用，則可以實(shí)現(xiàn)完整的鎖相環(huán)（PLL）。

　　圖1顯示ADF4002與VCXO共同為高速模數(shù)轉(zhuǎn)換器提供編碼時(shí)鐘。本應(yīng)用中的轉(zhuǎn)換器為一款10位轉(zhuǎn)換器AD9215-80,它可接受80 MHz的編碼時(shí)鐘。為實(shí)現(xiàn)穩(wěn)定的低抖動(dòng)時(shí)鐘，采用77.76 MHz窄帶VCXO.本例假設(shè)參考時(shí)鐘為19.44 MHz,為了將ADF4002的相位噪聲貢獻(xiàn)降至，采用的倍增系數(shù)4.因此，R分頻器編程設(shè)置為1,N分頻器編程設(shè)置為4.ADF4002的電荷泵輸出（引腳2）驅(qū)動(dòng)環(huán)路濾波器，環(huán)路濾波器的帶寬經(jīng)過優(yōu)化，以提供的均方根抖動(dòng)，它是決定ADC信噪比的關(guān)鍵因素。如果帶寬過窄，在相對(duì)于載波頻率的頻偏較小處，VCXO噪聲占主導(dǎo)地位。如果帶寬過寬，ADF4002噪聲將在VCXO噪聲低于ADF4002噪聲情況下的頻偏處占主導(dǎo)地位。因此，環(huán)路濾波器的帶寬對(duì)應(yīng)VCXO噪聲與ADF4002帶內(nèi)噪聲的交點(diǎn)。

圖1. ADF4002用作高速ADC的編碼（采樣）時(shí)鐘

　　可以使用ADIsimPLL?設(shè)計(jì)工具（3.0版）來設(shè)計(jì)環(huán)路濾波器，該工具可從analog.com/pll。測量所得的均方根抖動(dòng)小于1.2 ps,假設(shè)輸入信號(hào)為20 MHz,利用上述公式1可得出SNR理論值（僅由抖動(dòng)決定）為76.4 dB.該值比ADC的額定SNR （59 dB）高出17.4 dB,導(dǎo)致總SNR僅降低0.1 dB.如果均方根抖動(dòng)提高至6 ps,則20 MHz時(shí)由抖動(dòng)決定的相應(yīng)SNR為62.4 dB,導(dǎo)致總SNR為57.4 dB.

　　為進(jìn)行測量，需要低噪聲、低失真模擬輸入源。利用優(yōu)質(zhì)信號(hào)發(fā)生器及后置調(diào)諧至目標(biāo)頻率的帶通濾波器即可實(shí)現(xiàn)。雖然圖1所示采用500 kHz信號(hào)源，但是應(yīng)能夠測試更高頻率的信號(hào)源。每種附加頻率均需要一個(gè)獨(dú)立的帶通濾波器。

　　圖1所示設(shè)置使用ADF4002、AD9215和HSC-ADC-EVALB-DCZ,用戶可以快速有效地確定轉(zhuǎn)換器和編碼時(shí)鐘是否合適。SPI接口用來控制ADF4002,USB接口幫助控制AD9215-80的操作。控制器板將FFT信息送回PC,如果PC使用ADI公司的ADC Analyzer?軟件，則會(huì)提供來自ADC的所有轉(zhuǎn)換結(jié)果。為了達(dá)到所需的性能，整個(gè)系統(tǒng)必須使用出色的布局、接地和去耦技術(shù)。

　　常見變化

　　PLL（Phase Locked Loop）： 為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作，通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步，利 用鎖相環(huán)路就可以實(shí)現(xiàn)這個(gè)目的。

　　基于PLL的時(shí)鐘產(chǎn)生電路，如圖1所示，經(jīng)常用于從高噪聲系統(tǒng)時(shí)鐘產(chǎn)生干凈的低抖動(dòng)時(shí)鐘。ADI公司提供許多不同的頻率合成和時(shí)鐘產(chǎn)生產(chǎn)品，均適合類似的應(yīng)用。欲了解更多信息，請參考analog.com/clock-timing.

　　進(jìn)一步閱讀

　　ADIsimPLL Phase-Locked Loop Circuit Design Software.

　　HSC-ADC-EVALB-DCZ High Speed ADC Data Capture Kit.

　　Kester, Walt. 2005. The Data Conversion Handbook. Analog Devices. Chapters 6 and 7.

　　Kester, Walt. 2006. High Speed System Applications. Analog Devices. Chapter 2, "Optimizing Data Converter Interfaces,"

　　Kester, Walt. 2006. High Speed System Applications. Analog Devices. Chapter 3, "DACs, DDSs, PLLs, and Clock Distribution."

　　MT-101 Tutorial, Decoupling Techniques. Analog Devices.

　　MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of AGND and DGND. Analog Devices.

　　數(shù)據(jù)手冊和評(píng)估板

　　AD9215 Data Sheet.

　　ADF4002 Data Sheet.

　　HSC-ADC-EVALB-DCZ Evaluation Board.