在采用數(shù)值處理技術(shù)創(chuàng)建嵌入式應(yīng)用時，通常以整數(shù)或定點表示法來確保算術(shù)運(yùn)算盡量簡單，這一點至關(guān)重要。因其不僅有助于使成本和功耗降至，而且還能盡可能地加速硬件部署。嵌入式處理器是嵌入式系統(tǒng)的，是控制、輔助系統(tǒng)運(yùn)行的硬件單元。FPGA 現(xiàn)場可編程門陣列， 是嵌入式處理器一種。目前嵌入式系統(tǒng)的軟件主要有兩大類：實時系統(tǒng)和分時系統(tǒng)。其中實時系統(tǒng)又分為兩類：硬實時系統(tǒng)和軟實時系統(tǒng)。  FPGA產(chǎn)品（含F(xiàn)PGA嵌入式處理器）開發(fā)有 實時性好，處理速度快，開發(fā)周期短，研發(fā)成本低等優(yōu)勢。

　　FPGA 非常適用于執(zhí)行定點運(yùn)算，并能在邏輯或基于軟件或硬件處理器的實施方案中創(chuàng)建高度并行的數(shù)據(jù)路徑解決方案。Virtex-5 FPGA 產(chǎn)品系列中 FXT 系列的硬件處理器 Xilinx PowerPC 440 可提供超標(biāo)量功能，讓用戶能夠?qū)ζ骷幊?，使其以高達(dá) 550 MHz 的時鐘速率并行執(zhí)行一個或兩個定點運(yùn)算。

　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如PAL,GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O,由此構(gòu)成了即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。

　　盡管用戶能通過對器件進(jìn)行編程來執(zhí)行大多數(shù)采用整數(shù)或定點算術(shù)的運(yùn)算，但通常須重新運(yùn)算并插入比例運(yùn)算以確保計算結(jié)果足夠。對于復(fù)雜運(yùn)算而言，這不僅耗時，而且還會導(dǎo)致程序變?yōu)閷Ｓ眯颓也豢芍赜?。這樣人們就無需修改算法即可獲得適用于任何特定應(yīng)用或操作環(huán)境的定點實施方案，也無需為隨后的項目及應(yīng)用而大范圍地修改代碼。

　　Xilinx（賽靈思）是的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP（Intellectual Property）核。在某些控制應(yīng)用方面CPLD通常比FPGA速度快，但其提供的邏輯資源較少。Xilinx可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間并加快了產(chǎn)品面市的速度，從而減小了制造商的風(fēng)險。與采用傳統(tǒng)方法如固定邏輯門陣列相比，利用Xilinx可編程器件，客戶可以更快地設(shè)計和驗證他們的電路。

　　雖然賽靈思（Xilinx）為基于 IBM 浮點性能庫的 PowerPC 440 處理器提供了一種行之有效的仿真浮點解決方案，但處理器內(nèi)核仍需占用數(shù)十個周期來執(zhí)行每條運(yùn)算。而采用浮點運(yùn)算單元 （FPU） 形式的浮點運(yùn)算硬件加速功能可縮短該運(yùn)算周期。Virtex-5 FXT 系列中的 PowerPC 440 處理器提供了有效接口，能夠?qū)①愳`思軟 FPU 等硬件加速器連接至該處理器內(nèi)核。該方案可通過結(jié)構(gòu)協(xié)處理器總線 （FCB） 將 PowerPC 440 處理器上的 128 位輔助處理器單元 （APU） 接口橋接至協(xié)處理器。使用該類協(xié)處理器，Virtex-5 FXT 用戶可以選擇軟件仿真或者專用軟邏輯 FPU 在 PowerPC 上自如地實現(xiàn)浮點運(yùn)算。

　　圖1,包含 APU-FPU 內(nèi)核的嵌入式處理器系統(tǒng)

　　關(guān)于 PowerPC 440 FPU

　　賽靈思針對嵌入在 Virtex-5 FXT FPGA 中的 PowerPC 440 處理器專門設(shè)計了 APU-FPU.FPU 通過 APU 接口與處理器的緊密結(jié)合可讓浮點運(yùn)算單元直接執(zhí)行原生 PowerPC 浮點指令，這相對軟件仿真而言，速度一般可提高 6 倍。

　　除少數(shù)情況外，賽靈思 PowerPC FPU 一般符合單和雙浮點運(yùn)算的 IEEE-754 標(biāo)準(zhǔn)。自發(fā)性指令發(fā)送不僅會隱藏運(yùn)算時延，而且還會減少每條指令的周期。賽靈思在其嵌入式開發(fā)套件 （EDK） 中支持 APU-FPU 流。

　　圖2,Virtex-5 FXT PowerPC 440 浮點協(xié)處理器架構(gòu)

　　圖 2 為 FPU 架構(gòu)的整體框架圖。APU-FPU 由執(zhí)行單元、寄存器文件、總線接口以及所有管理浮點指令執(zhí)行情況所必需的控制邏輯組成。

　　FPU 含有兩個變量。雙變量可執(zhí)行除 PowerPC ISA 圖形子集（fsel、fres 和 frsqrte）以外的所有浮點指令，其中也包括單變量執(zhí)行的指令。這意味著您能使用帶各種商用編譯器和操作系統(tǒng)的 FPU）。

　　賽靈思編譯器支持的 APU-FPU 單變量使用的資源較少。當(dāng) FPU 被占用時，雙操作將通過軟件仿真來執(zhí)行。軟 FPU 比軟件仿真法平均快 6 倍。單 FPU 通常比雙快 13%.

　　將 APU-FPU 連接至 PowerPC 440有兩種方法可將 APU-FPU 連接至 PowerPC 440 處理器：1、利用賽靈思 Platform Studio 設(shè)計工具中的 Base System Builder  向?qū)В?、將 APU-FPU 單元添加至當(dāng)前設(shè)計方案中即可。

　　您首先需利用 BSB 向?qū)Т_定目標(biāo)板和所期望的處理器，然后通過一系列復(fù)選框和下拉菜單選擇設(shè)計中所需的 IP.您只需勾選您要選擇的 FPU 。該向?qū)Э蓪崿F(xiàn)一個經(jīng)過優(yōu)化能以處理器時鐘三分之一速率運(yùn)行的雙 FPU.您也可定制更高時鐘速率的FPU 和單 FPU.

　　圖3,通過 BSB 向?qū)В敳浚┮约跋到y(tǒng)組裝視圖將 FPU 添加至現(xiàn)有 PowerPC 處理器設(shè)計方案中

　　如果不想使用向?qū)?，您也可通過另一種方法來實現(xiàn)，即按照系統(tǒng)組裝視圖拖動 IP Catalog 下的 APU- FPU IP,然后對 FPU 進(jìn)行配置即可。右擊 FPU 并選擇 Configure IP,然后您便可選取想要的并確定您希望該 FPU 是針對低時延或是高速率而進(jìn)行優(yōu)化；將 FPU 連接至 FCB 并將 FPU/FCB 時鐘鏈接至適當(dāng)?shù)臅r鐘。

　　讓浮點盡在掌握之中

　　Virtex-5 APU-FPU 提供的 Platform Studio,支持浮點定制。您可分別采用約 2500 個或約 4900 個 LUT 寄存器對來實現(xiàn)單或雙 FPU,也可在無需添加 FPGA 邏輯的情況下運(yùn)行具有浮點仿真功能的軟件應(yīng)用。

　　性能水平可預(yù)先選擇：選擇適當(dāng)?shù)?FPU,或?qū)嵤┰O(shè)計并確定軟件仿真是否滿足要求；如未滿足，可升級軟 FPU.

　　顯而易見，如果能從軟件仿真中獲得足夠的性能，則無需 FPU.但如果需要更高的性能，可使用 APU-FPU.如果應(yīng)用需要 FPU 或正在使用與之配套的編譯器，可選擇雙 FPU.如果應(yīng)用僅需單運(yùn)算且您正在使用賽靈思 GNU 編譯器，則單 FPU 會降低邏輯要求。如果選擇雙 FPU,它將執(zhí)行單運(yùn)算，然后將運(yùn)算結(jié)果進(jìn)行四舍五入，以提供單 FPU 的度。

　　典型性能增益

　　當(dāng)您在評估是需要硬 FPU 還是軟 FPU 時，應(yīng)首先確定代碼的浮點密集程度。代碼通常包括不同浮點、整數(shù)、存儲器以及邏輯運(yùn)算等。因此，盡管基準(zhǔn)可作為潛在性能提升的指示器，但運(yùn)行您自己的代碼會更好。

　　表 1 列出了 400 MHz Virtex-5 FXT PowerPC 440 處理器、軟件仿真以及與該處理器相連的 200 MHz 雙 APU-FPU 的基準(zhǔn)數(shù)據(jù)，透過該表可清晰了解 APU-FPU 執(zhí)行浮點密集代代碼的性能表現(xiàn)。

　　表中所列數(shù)據(jù)是賽靈思用于評估處理器浮點單元性能的一組基準(zhǔn)數(shù)據(jù)的子集。平均而言，軟 FPU 可比軟件仿真快6倍，而單 FPU 可比雙 FPU 快13倍。

　　在浮點占主導(dǎo)地位的情況下，可通過優(yōu)化代碼來提高軟 FPU 的性能，以充分利用 FPU 管線。然而，通過實施循環(huán)展開、限度地延長 FPU 寄存器中常數(shù)的保留時間，以及交叉存取其他代碼與浮點指令，設(shè)計方案的性能可得到顯著提高。在本例中，優(yōu)化濾波器代碼比未經(jīng)優(yōu)化的代碼快 3.8 倍，比軟件仿真快 30 倍。

　　總之，Virtex-5 FXT 借助其 PowerPC 440 處理器可為嵌入式應(yīng)用提供眾多選擇。您可在有無 FPU 的情況下執(zhí)行設(shè)計方案、用性能較高的 FPU來替代軟件仿真技術(shù)、為 Virtex-5 FXT 量身定制處理能力資源。