高速、寬分頻范圍的可編程頻率分頻器設(shè)計(jì)一直是射頻頻率綜合器設(shè)計(jì)中的難點(diǎn)，它的工作速度限制了頻率合成器輸出信號(hào)的頻率，它的相位噪聲影響頻率合成器的帶內(nèi)相位噪聲。文中設(shè)計(jì)的可編程分頻器應(yīng)用于移動(dòng)數(shù)字電視接收機(jī)調(diào)諧芯片，該芯片兼容了DVB-H、DAB標(biāo)準(zhǔn)，接收的頻段覆蓋了460～900 MHz，1 400～1 500 MHz這兩個(gè)頻段。根據(jù)整個(gè)芯片的系統(tǒng)方案設(shè)計(jì)，可編程分頻器的工作頻率為2.4～4.0 GHz，實(shí)現(xiàn)的分頻比范圍為240～400，且為連續(xù)的。目前高速可編程分頻器主要包括基于雙模預(yù)分頻的吞脈沖分頻器和基于基本分頻單元的多模分頻器兩種結(jié)構(gòu)，前者因高速、結(jié)構(gòu)簡(jiǎn)單等特點(diǎn)，被廣泛應(yīng)用在射頻頻率綜合器當(dāng)中，同時(shí)，整個(gè)可編程分頻器單元模塊都采用基于源極耦合（SCL）結(jié)構(gòu)的模擬電路實(shí)現(xiàn)，相對(duì)于在低頻分頻部分采用數(shù)字標(biāo)準(zhǔn)單元具有噪聲低、版圖面積小等優(yōu)點(diǎn)。檢測(cè)和置數(shù)邏輯時(shí)序的設(shè)計(jì)是可編程分頻器設(shè)計(jì)的重點(diǎn)，它直接影響到分頻器的工作頻率。本文中提出一種新的檢測(cè)和置數(shù)邏輯及電路實(shí)現(xiàn)，使得整個(gè)可編程分頻器的工作頻率提高了1倍。本文首先給出r可編程分頻器設(shè)計(jì)的整體結(jié)構(gòu)，著重描述了可編程分頻器檢測(cè)和置數(shù)邏輯電路的改進(jìn)方案；，給出了版圖設(shè)計(jì)以及電路后仿真結(jié)果。

　　1 可編程分頻器的結(jié)構(gòu)

　　1.1 整體結(jié)構(gòu)設(shè)計(jì)

　　基于雙模預(yù)分頻器的可編程分頻器結(jié)構(gòu)如圖1所示，它由3部分構(gòu)成：N／N+1雙模前置預(yù)分頻器、可編程計(jì)數(shù)器、吞脈沖計(jì)數(shù)器。

圖1 基于雙模預(yù)分頻器的可編程分頻器結(jié)構(gòu)

　　輸入的頻率首先經(jīng)過(guò)預(yù)分頻器進(jìn)行分頻，分頻比由吞脈沖計(jì)數(shù)器S給出一個(gè)信號(hào)Mode進(jìn)行控制。可編程計(jì)數(shù)器P和吞脈沖計(jì)數(shù)器S同時(shí)開(kāi)始減計(jì)數(shù)，當(dāng)S計(jì)數(shù)器減計(jì)數(shù)減為0時(shí)，雙模預(yù)分頻器分頻比由N+1變?yōu)镹，S計(jì)數(shù)器停止計(jì)數(shù)，P計(jì)數(shù)器繼續(xù)減計(jì)數(shù)；當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)，通過(guò)反饋回路使P，S計(jì)數(shù)器重新置數(shù)，開(kāi)始新一輪的計(jì)數(shù)。因此在每計(jì)數(shù)過(guò)程中首先進(jìn)行了S次N+1分頻，再進(jìn)行了P-S次N分頻，故輸出信號(hào)為：

　　分頻比M=PN+S。

　　根據(jù)調(diào)諧器芯片系統(tǒng)所需要的頻率合成范圍及要求以及采用的TSMC 0.13／μm工藝，該設(shè)計(jì)將雙模前置分頻器設(shè)計(jì)為4／5雙模分頻器，P計(jì)數(shù)器為7位、S計(jì)數(shù)器為2位。因此該可編程分頻器可實(shí)現(xiàn)的分頻比為515。

　　1.2 4／5預(yù)分頻器結(jié)構(gòu)

　　4／5預(yù)分頻器采用同步計(jì)數(shù)結(jié)構(gòu)，其結(jié)構(gòu)如圖2所示，由3個(gè)SCL結(jié)構(gòu)的D觸發(fā)器和兩個(gè)與非門(mén)構(gòu)成。Mode信號(hào)為分頻比控制信號(hào)，當(dāng)Mode為“1”時(shí)，預(yù)分頻器分頻比為5，當(dāng)Mode為“0”時(shí)，預(yù)分頻器分頻比為4。由于4／5預(yù)分頻器直接工作在VCO的輸出頻率下，是整個(gè)可編程分頻器工作頻率的部分，因此這部分的電路設(shè)計(jì)主要偏重于速度，其功耗是的。這部分電路采用SCL結(jié)構(gòu)的模擬電路來(lái)實(shí)現(xiàn)，SCL結(jié)構(gòu)的電路由開(kāi)關(guān)管對(duì)尾電流的導(dǎo)通控制來(lái)實(shí)現(xiàn)邏輯電平的轉(zhuǎn)換，其工作速度高，滿(mǎn)足設(shè)計(jì)的要求。D觸發(fā)器由時(shí)鐘反連的2個(gè)D鎖存器構(gòu)成，同時(shí)為了減少門(mén)延遲以提高工作速度以及降低功耗，將與非邏輯門(mén)集成于D觸發(fā)器內(nèi)，帶有與非邏輯的D觸發(fā)器電路如圖3所示。

圖2 4／5預(yù)分頻結(jié)構(gòu)

圖3 集成與非邏輯的D觸發(fā)器電路

　　1.3 可編程計(jì)數(shù)器和吞脈沖計(jì)數(shù)器設(shè)計(jì)

　　可編程計(jì)數(shù)器P和吞脈沖計(jì)數(shù)器S工作在分頻器頻率較低的頻段，采用簡(jiǎn)單的異步計(jì)數(shù)器結(jié)構(gòu)實(shí)現(xiàn)分頻功能。這部分的電路一般有兩種實(shí)現(xiàn)方式：模擬電路和數(shù)字電路，在該設(shè)計(jì)采用基于SCL的模擬電路來(lái)實(shí)現(xiàn)，相對(duì)于數(shù)字電路實(shí)現(xiàn)雖然消耗了一定的靜態(tài)功耗，但電路噪聲很低，版圖面積小，性能更加好。整個(gè)可編程分頻器結(jié)構(gòu)如圖4所示。

圖4 整個(gè)可編程分頻器結(jié)構(gòu)圖

　　其中P計(jì)數(shù)器部分由7個(gè)帶置數(shù)功能的D觸發(fā)器構(gòu)成；S計(jì)數(shù)器部分由2個(gè)相同的D觸發(fā)器構(gòu)成，另外包括2個(gè)與非門(mén)構(gòu)成反饋邏輯控制預(yù)分頻器的分頻比；檢測(cè)和置數(shù)邏輯電路由5個(gè)與門(mén)和1個(gè)或門(mén)構(gòu)成。D觸發(fā)器和邏輯門(mén)電路都是由基于SCL結(jié)構(gòu)的模擬電路實(shí)現(xiàn)，全差分結(jié)構(gòu)。在P計(jì)數(shù)器和S計(jì)數(shù)器中，每個(gè)D觸發(fā)器構(gòu)成一個(gè)2分頻器，每個(gè)2分頻器再級(jí)聯(lián)。檢測(cè)和置數(shù)邏輯的功能是使得P計(jì)數(shù)器和S計(jì)數(shù)器計(jì)數(shù)完后自動(dòng)置數(shù)，這部分的設(shè)計(jì)很關(guān)鍵，直接影響了整個(gè)分頻器的工作頻率，在本文中提出了一種新的檢測(cè)和置數(shù)邏輯，提高了分頻器的工作性能和工作頻率。以下通過(guò)對(duì)比傳統(tǒng)的檢測(cè)置數(shù)邏輯和改進(jìn)后的檢測(cè)與置數(shù)邏輯來(lái)說(shuō)明改進(jìn)后的優(yōu)勢(shì)。

　　1.3.1 傳統(tǒng)的檢測(cè)與置數(shù)邏輯設(shè)計(jì)

　　在傳統(tǒng)的基于雙模分頻器的可編程分頻器設(shè)計(jì)中，是對(duì)P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)檢測(cè)，并通過(guò)一定的時(shí)序邏輯產(chǎn)生一個(gè)置數(shù)使能信號(hào)使得P計(jì)數(shù)器和S計(jì)數(shù)器進(jìn)行置數(shù)。其檢測(cè)與置數(shù)邏輯電路如圖5所示，當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)，P計(jì)數(shù)器中每個(gè)D觸發(fā)器Qn端輸出都為1，這時(shí)級(jí)聯(lián)的與門(mén)邏輯輸出從0跳變到1，形成一個(gè)上升沿（為一個(gè)檢測(cè)信號(hào)）。這個(gè)上升沿作為帶有復(fù)位功能的D觸發(fā)器（DFF-RE）時(shí)鐘輸入，DFF-RE的復(fù)位端由4／5預(yù)分頻器輸出控制，即在嚴(yán)格的時(shí)序控制下，當(dāng)檢測(cè)到P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)產(chǎn)生一個(gè)上升沿信號(hào)，此時(shí)DFF-RE打開(kāi)，這個(gè)上升沿信號(hào)使得DFF-RE輸出從0變?yōu)?，一段時(shí)間后DFF-RE關(guān)閉，故形成了一個(gè)置數(shù)脈沖，使得計(jì)數(shù)器重新置數(shù)。

圖5 檢測(cè)到0的置數(shù)邏輯的可編程分頻器

　　在這種結(jié)構(gòu)中，檢測(cè)和置數(shù)的整個(gè)過(guò)程必須在輸入信號(hào)的一個(gè)周期內(nèi)完成，從而限制了分頻器的工作頻率。下面通過(guò)對(duì)傳統(tǒng)檢測(cè)置數(shù)邏輯的時(shí)序分析來(lái)說(shuō)明在輸入頻率較高時(shí)出現(xiàn)掉脈沖的現(xiàn)象，其時(shí)序圖如圖6所示，其中fin為分頻器的輸入信號(hào)，fp為4／5分頻器的輸出信號(hào)，同時(shí)作為DFF-RE的復(fù)位信號(hào)，Ld0為P計(jì)數(shù)器計(jì)數(shù)到0時(shí)的檢測(cè)組合邏輯電路輸出的信號(hào)，Ld為置數(shù)使能信號(hào)，即DFF-RE的輸出信號(hào)，Mode為控制4／5分頻器分頻數(shù)的信號(hào)。由圖中可知，在P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)，檢測(cè)邏輯輸出一個(gè)脈沖（Ld0），從P計(jì)數(shù)到0到檢測(cè)脈沖信號(hào)產(chǎn)生有一個(gè)門(mén)延遲的t0，檢測(cè)脈沖到置數(shù)脈沖（Ld）的產(chǎn)生延遲時(shí)間為t1，Mode信號(hào)的產(chǎn)生延遲為t2。故從檢測(cè)到Mode信號(hào)上升沿的總延遲時(shí)間為t0+t1+t2，若這個(gè)總延遲時(shí)間大于了一個(gè)輸入信號(hào)的周期，如圖6所示，Mode信號(hào)控制的4／5預(yù)分頻器本該2次5分頻變?yōu)?次5分頻和1次4分頻，從而出現(xiàn)了掉脈沖的現(xiàn)象，終導(dǎo)致整個(gè)分頻比錯(cuò)誤。

圖6 檢測(cè)到0出現(xiàn)錯(cuò)誤的時(shí)序分析圖

　　1.3.2 改進(jìn)的檢測(cè)與置數(shù)邏輯設(shè)計(jì)

　　根據(jù)系統(tǒng)設(shè)計(jì)要求，分頻器工作的頻率需達(dá)到4.0 GHz，基于傳統(tǒng)的檢測(cè)置數(shù)邏輯的分頻器很難穩(wěn)定的工作在此頻率下。因此，在該設(shè)計(jì)采用在P計(jì)數(shù)器減計(jì)數(shù)到1檢測(cè)，通過(guò)一定的時(shí)序控制下，當(dāng)P計(jì)數(shù)器計(jì)數(shù)到0時(shí)置數(shù)，這樣檢測(cè)和置數(shù)的過(guò)程在2個(gè)輸入脈沖周期內(nèi)完成，相對(duì)于計(jì)數(shù)到0檢測(cè)的分頻器，工作頻率可以提高2倍。以下具體分析改進(jìn)后的檢測(cè)置數(shù)邏輯時(shí)序。在改進(jìn)后的檢測(cè)置數(shù)邏輯中，如圖4所示，當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到0000001時(shí)，P計(jì)數(shù)器中DFF3～DFF7的QN端輸出都為1，因此AND0輸出由0變?yōu)?，AND0輸出反相信號(hào)作為DFF-RE復(fù)位端信號(hào)，而4／5分頻器輸出的反相信號(hào)作為DFF-RE的時(shí)鐘信號(hào)。其檢測(cè)和置數(shù)時(shí)序邏輯圖如圖7所示，當(dāng)檢測(cè)到P計(jì)數(shù)到1后，DFF-RE便打開(kāi)，置數(shù)脈沖的產(chǎn)生延遲為t0，Mode信號(hào)的產(chǎn)生延遲為t1，故由檢測(cè)到Mode上升沿信號(hào)的總延遲為t1+t2，相比圖6，少了一個(gè)門(mén)延遲，使得4／5預(yù)分頻器正確的進(jìn)行了2次5分頻，避免了掉脈沖的現(xiàn)象。從對(duì)改進(jìn)的檢測(cè)置數(shù)邏輯時(shí)序分析可知，改進(jìn)后的設(shè)計(jì)使得可編程分頻器能夠工作在更高的頻率下。

圖7 檢測(cè)到1時(shí)的置數(shù)邏輯時(shí)序圖

　　2 電路版圖設(shè)計(jì)及仿真結(jié)果

　　2.1 可編程分頻器版圖設(shè)計(jì)

　　整體可編程分頻器的版圖如圖8所示，由于分頻器中各單元電路都是差分結(jié)構(gòu)，需要考慮到器件的匹配設(shè)計(jì)，同時(shí)對(duì)單元電路需要合理布局，以減小關(guān)鍵路徑的連線延遲和節(jié)省版圖面積。

圖8 整體可編程分頻器的版圖

　　2.2 可編程分頻器仿真結(jié)果

　　本文的仿真結(jié)果是在提取版圖寄生參數(shù)后，進(jìn)行后仿真得到的結(jié)果。工作頻率可達(dá)4.5 GHz，在工作電壓2.5 V下消耗功率約為19 mW。圖9是工作頻率在4.5 GHz下，4／5分頻器的后仿真波形。圖10是可編程分頻器在4.5 GHz下，分頻比為450，P計(jì)數(shù)器預(yù)置數(shù)112，S計(jì)數(shù)器預(yù)置數(shù)2時(shí)的工作波形。從圖中可看出整個(gè)可編程分頻器能夠在4.5 GHz下實(shí)現(xiàn)正確的分頻。

圖9 4／5預(yù)分頻器仿真結(jié)果

圖10 可編輯分頻器450分頻的仿真結(jié)果

　　3 結(jié)語(yǔ)

　　對(duì)于射頻頻段的頻率綜合器，分頻器成為了制約環(huán)路速度的一個(gè)瓶頸。本文通過(guò)對(duì)吞脈沖結(jié)構(gòu)的可編程分頻器的檢測(cè)和置數(shù)邏輯電路的改進(jìn)，使得分頻器的工作速度可以達(dá)到4.5 GHz，滿(mǎn)足了多標(biāo)準(zhǔn)移動(dòng)數(shù)字電視接收機(jī)調(diào)諧芯片的系統(tǒng)設(shè)計(jì)指標(biāo)，同時(shí)由于該分頻器具有連續(xù)的寬分頻比，使其也可應(yīng)用于其他射頻無(wú)線收發(fā)芯片中。同時(shí)，采用SCL結(jié)構(gòu)的模擬電路實(shí)現(xiàn)整個(gè)可編程分頻器使得芯片面積較小，約為106 μm×187μm。