PLL（鎖相環(huán)）是SoC（系統(tǒng)單芯片）中常見(jiàn)的模擬電路。幾乎所有時(shí)鐘速率高于30 MHz的SoC都會(huì)用一只PLL作頻率合成。不過(guò)，世上并不存在一種“”的PLL。各種器件都有其頻率、功率、面積、性能和功能范圍。采用100nm或更小工藝實(shí)現(xiàn)的PLL典型頻率范圍從10MHz到10GHz。它們的功率范圍從不到1mW，直到100mW以上。它們的面積可以從0.04mm2到2mm2，而它們的性能（一般用輸出抖動(dòng)來(lái)度量）從超過(guò)100fs到大于10ps。

　　寬的規(guī)格范圍是因?yàn)橛斜姸嗟慕K用途。這些用途包括：數(shù)字邏輯或處理器的時(shí)鐘、模擬前端ADC/DAC的時(shí)鐘、串行鏈路通信，以及RF綜合等。本文的重點(diǎn)是倍頻PLL，但也有很多其它類型的PLL。

　　周期抖動(dòng)以及長(zhǎng)期抖動(dòng)

　　PLL功率與面積上的差異有很多原因。常見(jiàn)的原因是抖動(dòng)性能，雖然其它要求（如輸出頻率和環(huán)路帶寬）也有作用。設(shè)計(jì)人員應(yīng)主要關(guān)注周期抖動(dòng)（period jitter）以及長(zhǎng)期抖動(dòng)（long-term jitter）。周期抖動(dòng)是當(dāng)輸出時(shí)鐘本身作為觸發(fā)器時(shí)而產(chǎn)生的誤差。此時(shí)，對(duì)抖動(dòng)的測(cè)量是在一個(gè)輸出周期的保持解除時(shí)間（hold-off）進(jìn)行的。換句話說(shuō)，這個(gè)抖動(dòng)是一個(gè)時(shí)鐘周期內(nèi)的誤差（即相位誤差）。通常測(cè)量周期抖動(dòng)時(shí)要采樣大量的輸出時(shí)鐘，可以用峰峰值或rms（均方根）值描述。

　　周期抖動(dòng)關(guān)乎到數(shù)字電路的靜態(tài)時(shí)序分析。例如，以1 GHz為一個(gè)數(shù)字提供時(shí)鐘時(shí)，需要1 ns的標(biāo)稱周期。但是，無(wú)論P(yáng)LL多么完美，也只能達(dá)到1ns的平均周期。對(duì)于靜態(tài)時(shí)序分析，必須了解周期，才能計(jì)算出時(shí)序裕度。對(duì)于1GHz輸出，一只高質(zhì)量PLL的周期抖動(dòng)在100fs量級(jí)。這種抖動(dòng)只占輸出周期的0.01%，這個(gè)量級(jí)小于靜態(tài)時(shí)序分析中的不確定性。如果一只PLL功率與面積很小，而周期抖動(dòng)在1ps?10ps量級(jí)，只占輸出周期的0.1%?1%，那么通常就是可以接受的。

　　長(zhǎng)期抖動(dòng)（或N循環(huán)抖動(dòng)）是用于測(cè)量在N個(gè)循環(huán)上，有多少PLL的輸出時(shí)鐘沿偏離了理想時(shí)鐘位置，其中N通常是數(shù)千個(gè)循環(huán)。換句話說(shuō)，長(zhǎng)期抖動(dòng)是測(cè)量累積的相位誤差。一般長(zhǎng)期抖動(dòng)的測(cè)量結(jié)果為rms值，而不是峰峰值。長(zhǎng)期抖動(dòng)對(duì)采用嵌入時(shí)鐘的串行鏈路通信等應(yīng)用很關(guān)鍵。這些應(yīng)用包括為SONET（同步光纖網(wǎng)絡(luò)）、XAUI（10 Gbps連接單元接口），以及數(shù)據(jù)轉(zhuǎn)換器提供的時(shí)鐘。對(duì)于串行鏈路通信，制造商通常會(huì)規(guī)定，長(zhǎng)期抖動(dòng)要小于一個(gè)比特周期或UI（單位間隔）的1% rms。例如，大多數(shù)10 Gbps串行接口規(guī)定rms長(zhǎng)期抖動(dòng)值小于1 ps。

　　對(duì)于數(shù)據(jù)轉(zhuǎn)換器的時(shí)鐘，長(zhǎng)期抖動(dòng)會(huì)降低SNR（信噪比），因?yàn)镾NR是1/(2×π×F×σ)，其中F為信號(hào)頻率，不是采樣頻率，而σ是rms長(zhǎng)期抖動(dòng)，可以假設(shè)其為一種高斯分布。圖1給出了一只ADC的SNR與頻率關(guān)系的例子，它使用一個(gè)有10 ps rms長(zhǎng)期抖動(dòng)的時(shí)鐘。高速高ADC需要的PLL。即使10 ps的rms長(zhǎng)期抖動(dòng)也將限制ADC的SNR，略高于12 MHz時(shí)限制在10位，3 MHz時(shí)限制為12位，而略低于1 MHz時(shí)為14位。

圖1 用一個(gè)抖動(dòng)的源為ADC提供時(shí)鐘，會(huì)使SNR（信噪比）惡化

　　PLL的運(yùn)行

　　電荷泵PLL的運(yùn)行中涉及很多方面的折衷，包括抖動(dòng)、功率和面積（圖2）。實(shí)現(xiàn)PLL有很多方式，但大多數(shù)集成PLL都采用這種拓?fù)浣Y(jié)構(gòu)。反饋?zhàn)饔檬馆敵鲱l率FOUT等于輸入頻率FIN乘以反饋分頻值，F(xiàn)OUT=FIN×M。很多PLL還包含一個(gè)輸入或輸出的除數(shù)N，從而得到的頻率為FOUT=FIN×M/N。

圖2 電荷泵PLL有對(duì)輸入信號(hào)的低通功能，對(duì)相位噪聲的高通功能

　　詳細(xì)的頻域分析表明，PLL同時(shí)兼有高通和低通函數(shù)（參考文獻(xiàn)1）。輸入到輸出存在著一個(gè)低通函數(shù)，意味著低于PLL帶寬的基準(zhǔn)相位噪聲會(huì)穿通到輸出端，而高于環(huán)路帶寬的噪聲被衰減了。噪聲環(huán)境下使用的PLL經(jīng)常利用這種特性，通過(guò)衰減高頻抖動(dòng)，“清潔”一個(gè)基準(zhǔn)時(shí)鐘。

　　PLL對(duì)VCO（壓控振蕩器）相位噪聲具有高通特性。因此，PLL會(huì)衰減低頻的VCO相位噪聲，但高于環(huán)路帶寬的相位噪聲則能送到輸出端。理想情況下，所有VCO噪聲都可以通過(guò)反饋衰減掉，但PLL與其它反饋系統(tǒng)一樣，都面臨著帶寬限制問(wèn)題。

　　抖動(dòng)源

　　在一個(gè)設(shè)計(jì)良好的典型PLL中，的相位噪聲源或抖動(dòng)源就是VCO。雖然存在著很多其它噪聲源，但通常付出適度的面積或功率代價(jià)，就可以使之小于VCO噪聲。電荷泵與環(huán)路濾波器一般是第二大噪聲源。環(huán)路濾波器可以是有源或無(wú)源的。無(wú)論哪種形式，大多數(shù)PLL一般都采用一只零歐姆電阻作環(huán)路穩(wěn)定。通過(guò)降低電阻值，增加積分電容值以及電荷泵的電流，使環(huán)路增值保持恒定，也能使這種噪聲小到可以忽略。這種方法的負(fù)面效應(yīng)是增加了功率和面積。

　　除法器部分一般會(huì)產(chǎn)生可忽略的器件噪聲。但是，由于電源噪聲，后除法器可能是短期抖動(dòng)的一種主要來(lái)源。電源噪聲還可能通過(guò)電荷泵、環(huán)路濾波器和VCO貢獻(xiàn)于長(zhǎng)期抖動(dòng)，因此設(shè)計(jì)中要確保對(duì)這些部分的電源噪聲有足夠的抑制。

　　抖動(dòng)與帶寬

　　頻域分析表明，低于環(huán)路帶寬的抖動(dòng)被抑制了。下列時(shí)域的實(shí)驗(yàn)顯示PLL帶寬是短期抖動(dòng)與長(zhǎng)期抖動(dòng)之間的鏈接。使用一臺(tái)信號(hào)分析儀或一臺(tái)示波器測(cè)量抖動(dòng)，就可以完成兩個(gè)時(shí)域?qū)嶒?yàn)（圖3和參考文獻(xiàn)2）。個(gè)實(shí)驗(yàn)測(cè)量開(kāi)環(huán)VCO抖動(dòng)；第二個(gè)實(shí)驗(yàn)測(cè)量一個(gè)包含了個(gè)實(shí)驗(yàn)中VCO的PLL的抖動(dòng)。兩個(gè)實(shí)驗(yàn)都是通過(guò)測(cè)量零交越的標(biāo)準(zhǔn)差來(lái)分析抖動(dòng)。它們用從1×T到N×T的N次保持解除時(shí)間，測(cè)量抖動(dòng)與時(shí)間的關(guān)系，其中T為標(biāo)稱周期。

圖3 時(shí)域試驗(yàn)可測(cè)出VCO抖動(dòng)（上）和一個(gè)有相同的VCO的PLL的抖動(dòng)（下）

　　個(gè)實(shí)驗(yàn)測(cè)量一個(gè)開(kāi)環(huán)VCO的邊沿。第N次零交越的標(biāo)準(zhǔn)差是N的平方根乘以一個(gè)循環(huán)的標(biāo)準(zhǔn)差（σN=σ1×N1/2）。一個(gè)循環(huán)的標(biāo)準(zhǔn)差σ1就是周期抖動(dòng)。σ1的值在實(shí)際中難以測(cè)量，因?yàn)閂CO與測(cè)量?jī)x器之間的任何緩沖都有抖動(dòng)。儀器自身的短期抖動(dòng)也是誤差的一個(gè)來(lái)源。當(dāng)N增加時(shí)，σN的值也會(huì)無(wú)限增長(zhǎng)，盡管緩沖的rms抖動(dòng)是有限的。因此，從σN –N圖中可以推算出σ1的值。

　　一個(gè)數(shù)字的實(shí)例可以充分顯示出直接測(cè)量σ1的難度。來(lái)自一個(gè)寬帶緩沖的典型噪聲在30 fs rms量級(jí)。緩沖噪聲以rms方式累加，因此，如果在110 fs rms抖動(dòng)的VCO上增加九個(gè)噪聲為30 fs rms的緩沖，則可產(chǎn)生不低于200 fs rms的逐循環(huán)抖動(dòng)。另外，電源噪聲在全擺幅緩沖上可以高達(dá)100 fs/mV，因此很難在時(shí)域中測(cè)量小于200 fs的周期抖動(dòng)。

　　第二個(gè)實(shí)驗(yàn)是測(cè)量一個(gè)帶理想基準(zhǔn)的PLL的邊沿。PLL采用與個(gè)測(cè)量實(shí)驗(yàn)中相同的VCO。對(duì)于幾個(gè)循環(huán)來(lái)說(shuō)，測(cè)量結(jié)果幾乎與開(kāi)環(huán)VCO一致。這個(gè)結(jié)果是可以預(yù)期的，因?yàn)镻LL作為高通濾波器濾掉了VCO噪聲。經(jīng)過(guò)很多個(gè)循環(huán)后，所測(cè)得的標(biāo)準(zhǔn)差逐漸逼近了閉環(huán)標(biāo)準(zhǔn)差或長(zhǎng)期抖動(dòng)σCL。PLL是相位誤差的限制力量。

　　圖3強(qiáng)調(diào)了幾個(gè)重要參數(shù)。閉環(huán)參數(shù)σCL是PLL閉環(huán)帶寬TL和周期抖動(dòng)σ1的函數(shù)。開(kāi)環(huán)增益是電荷泵、環(huán)路濾波器與VCO增益的乘積，它除以反饋除數(shù)值，就決定了一個(gè)系統(tǒng)設(shè)計(jì)的參數(shù)：閉環(huán)帶寬。閉環(huán)帶寬可以標(biāo)準(zhǔn)化地計(jì)算到一個(gè)VCO周期T，為1/(2πFL/FVCO)?，F(xiàn)在就可以計(jì)算出長(zhǎng)期抖動(dòng)：σCL=σ1/(4πFL/FVCO)1/2（參考文獻(xiàn)2）。

　　這一分析至少存在著兩種方式的簡(jiǎn)化。首先，它考慮的噪聲就是VCO相位噪聲。然而，VCO噪聲限制了大多數(shù)設(shè)計(jì)良好的PLL。注意，此分析并未考慮電源噪聲或基準(zhǔn)噪聲。第二個(gè)簡(jiǎn)化是，此分析假定PLL是一個(gè)一階環(huán)路。大多數(shù)PLL至少是二階環(huán)路。但很多PLL都有過(guò)阻尼，對(duì)于本分析來(lái)說(shuō)幾乎就表現(xiàn)為一階環(huán)路。另外，長(zhǎng)期抖動(dòng)是帶寬平方根的函數(shù)，因此對(duì)于性手工計(jì)算來(lái)說(shuō)，誤差并不太嚴(yán)重。

　　這些實(shí)驗(yàn)可得到兩個(gè)重要結(jié)果。個(gè)結(jié)果是，短期的周期抖動(dòng)幾乎全取決于VCO和輸出緩沖，而與PLL帶寬無(wú)關(guān)。第二個(gè)結(jié)果是，長(zhǎng)期抖動(dòng)同時(shí)取決于VCO和PLL的帶寬，如果改進(jìn)了VCO，增加了帶寬，則長(zhǎng)期抖動(dòng)也得到改善。

　　VCO相位噪聲

　　一對(duì)相同功率的2GHz振蕩器有著數(shù)毫瓦功耗（圖4）。一個(gè)振蕩器為環(huán)型，另一個(gè)為L(zhǎng)C型。圖4中給出了運(yùn)行的三個(gè)不同區(qū)域。重要的是-20dB/decade區(qū)。這個(gè)區(qū)域通常決定了VCO的周期抖動(dòng)σ1。

圖4 VCO相位噪聲有三個(gè)截然不同的區(qū)域

　　圖中還標(biāo)出了VCO的-30dB/decade區(qū)。在該區(qū)內(nèi)，器件的閃爍噪聲一般高于白噪聲，增加了斜坡。由于閃爍噪聲致使斜坡增加，從-30 dB/decade到-20 dB/decade的過(guò)渡就是VCO的閃爍拐角。對(duì)于環(huán)型VCO，閃爍噪聲拐角的典型范圍從300 kHz到3 MHz。對(duì)于LC型VCO，可以獲得低于100 kHz的拐角。應(yīng)仔細(xì)地優(yōu)化VCO的閃爍噪聲問(wèn)題（參考文獻(xiàn)3）。

　　圖中還有一個(gè)高頻處的平坦區(qū)，這是源于VCO的輸出緩沖。這個(gè)區(qū)域?qū)χ芷诙秳?dòng)很重要，而一般對(duì)長(zhǎng)期抖動(dòng)則相反，如下式所示：LdB(F)≈10×log10[(1/PSIG)×(FOSC)2/ (Q×F)2]。從式中看到，對(duì)某個(gè)振蕩器頻率，當(dāng)功率增加1倍時(shí)，相位噪聲降低3dB。增加功率是改善相位噪聲性能的一種有效方式，但可能很昂貴。在所有其它方面不變的情況下，改善20dB的相位噪聲要付出100倍功率的代價(jià)。另外一種改善相位噪聲的方式是增加諧振回路的品質(zhì)因數(shù)。品質(zhì)因數(shù)增加一倍，相位噪聲減半，即改善6dB。采用CMOS工藝時(shí)，電感結(jié)構(gòu)經(jīng)常限制了可以實(shí)現(xiàn)的品質(zhì)因數(shù)。通常品質(zhì)因數(shù)是在7-15的范圍內(nèi)，隨很多因素而改變，包括頻率和金屬層厚度等。LC型VCO的調(diào)諧范圍與品質(zhì)因數(shù)之間也存在著一種折衷，更高的品質(zhì)要付出較小調(diào)諧范圍的成本。如采用深亞微米CMOS工藝，相同功率的典型環(huán)型振蕩器和LC型振蕩器的相位噪聲大約相差20 dB。這種差異表明諧振回路結(jié)構(gòu)對(duì)相位噪聲的優(yōu)點(diǎn)。

　　如前所述，σ1的值很難在時(shí)域中測(cè)量。然而，在頻域中這種測(cè)量就相對(duì)簡(jiǎn)單了。用σ12=F2×L(F)/FOSC3可以計(jì)算出VCO的周期抖動(dòng)σ1，式中F是偏移頻率，L(F)是F處的相位噪聲，而FOSC是振蕩頻率（參考文獻(xiàn)4）。在此例中，在2GHz振蕩頻率、1MHz偏移的-100dBc/Hz環(huán)型VCO的周期抖動(dòng)是112fs rms。而2GHz振蕩頻率、1MHz偏移的-125 dBc/Hz LC振蕩器得到的σ1值為6.3fs rms。這些值通常都太小，不能在時(shí)域中直接測(cè)量，緩沖噪聲和示波器噪聲都足以淹沒(méi)它們。

　　從PLL帶寬可以計(jì)算出長(zhǎng)期抖動(dòng)，以及相應(yīng)的σ1值，公式是σCO=1/(4πFL/FVCO)1/2。同樣，這個(gè)計(jì)算假設(shè)是一個(gè)過(guò)阻尼PLL，只有VCO噪聲，沒(méi)有電源噪聲。如帶寬為100 kHz，則σ1為112 fs的環(huán)型PLL長(zhǎng)期抖動(dòng)約為4.5 ps rms，而σ1為6.3 fs的LC PLL的長(zhǎng)期抖動(dòng)為270 fs rms。如果將帶寬增加到1MHz，則兩個(gè)長(zhǎng)期抖動(dòng)值都將減小√10，分別為1.4fs和85fs。這種計(jì)算可以對(duì)更高的帶寬持續(xù)下去，但很多因素限制了帶寬，而抖動(dòng)則不會(huì)持續(xù)減小。

　　限制帶寬的主要原因之一是PLL的穩(wěn)定性。對(duì)于恰當(dāng)?shù)南辔辉６?，帶寬一般只有基?zhǔn)率的1/20。對(duì)高性能的PLL，低的環(huán)路帶寬可減輕基準(zhǔn)時(shí)鐘的穿通。抑制基準(zhǔn)時(shí)鐘的尖刺通常需要一個(gè)不超過(guò)基準(zhǔn)率1/100的帶寬。其它限制PLL帶寬的理由包括對(duì)delta-sigma調(diào)制與基準(zhǔn)噪聲、環(huán)路濾波器，以及電荷泵噪聲的抑制。

　　PLL面積

　　與性能與功耗一樣，面積也是PLL的一個(gè)重要規(guī)格。PLL的性能水平基本上決定了它的面積。選擇一種LC型VCO（而不是環(huán)型VCO），可以得到性能的大幅增長(zhǎng)。對(duì)于一只電感的設(shè)計(jì)，一般基于LC的VCO尺寸至少有300μm×300μm，甚至更大些。而另一方面，環(huán)型振蕩器尺寸可以是40μm×40μm或更小。一般情況下，LC振蕩器的調(diào)諧范圍要窄于環(huán)型振蕩器。因此，有時(shí)必須在同一個(gè)PLL中使用多種VCO，去實(shí)現(xiàn)寬的調(diào)諧范圍，這就進(jìn)一步增加了面積。

　　PLL中另外一個(gè)面積隨性能而顯著增加的部件是環(huán)路濾波器。一個(gè)集成的環(huán)路濾波器可以占位達(dá)500μm×500μm或更多。隨著PLL性能的下降，可以減小電阻、電容以及電荷泵的電流，用噪聲的代價(jià)來(lái)減小面積。用0.13μm CMOS可以做出一個(gè)SONET/多協(xié)議時(shí)鐘IC（圖5）。圖中清楚地顯示了四核LC VCO。PLL的面積大約為1.4mm2。長(zhǎng)期抖動(dòng)小于500fs rms，帶寬為50 kHz。PLL的功耗約為70mW，取決于工作模式。

圖5 這個(gè)PLL片芯使用一只LC振蕩器，提供了出色的抖動(dòng)規(guī)格

　　用0.13μm CMOS可以做一個(gè)環(huán)型小數(shù)N PLL（圖6）。PLL的面積為0.09mm2，這要比圖5中LC PLL的十分之一還小。長(zhǎng)期抖動(dòng)在1 MHz帶寬時(shí)低至3ps rms，根據(jù)工作模式，功耗約為5mW。這個(gè)面積大部分是數(shù)字的。數(shù)字塊包括一個(gè)delta-sigma調(diào)制器、一個(gè)預(yù)分頻器、一個(gè)后分頻器、反饋分頻器，以及控制電路。模擬面積要比LC PLL模擬面積的十分之一還小。

　　圖5和圖6中兩個(gè)PLL說(shuō)明了為什么沒(méi)有的SoC PLL解決方案。種PLL的抖動(dòng)幾乎能適應(yīng)所有SoC應(yīng)用。但是，其面積和功耗要比第二種高出10倍。而第二種PLL的長(zhǎng)期抖動(dòng)又要高6倍，相同帶寬下則要高20倍。

圖6 這個(gè)PLL片芯使用了一只環(huán)型振蕩器，面積與功耗都只有LC振蕩器的十分之一，

　　PLL SoC各種折衷因素中重要的是長(zhǎng)期抖動(dòng)。如果長(zhǎng)期抖動(dòng)規(guī)格放松，則可以采用小型、低功耗的環(huán)型PLL。較嚴(yán)格的長(zhǎng)期抖動(dòng)規(guī)格就需要使用大量的硅片面積和功耗，用LC PLL滿足要求。然而，對(duì)于很多在兩種極端之間的應(yīng)用，選擇并不明確，必須做仔細(xì)的分析，實(shí)現(xiàn)PLL功耗和面積的化。