1 前言

　　由于Verilog HDL硬件描述語言語法靈活、易懂，非常接近c語言的風(fēng)格，所以逐漸成為集成電路設(shè)計領(lǐng)域中為流行的設(shè)計語言。正是由于硬件描述語言的出現(xiàn)，才使得大規(guī)模、超大規(guī)模、特大規(guī)模、甚至千萬門系統(tǒng)級SOC設(shè)計成為可能。

　　2 可綜合RTL描述

　　Verilog HDL硬件描述語言既可以用于行為級建模，又可以用于RTL級建模，還可以用于可綜合的RTL級建模。設(shè)計工程師可以根據(jù)自己的需要來選擇不同的建模方式。在項目初期，設(shè)計工程師應(yīng)該選擇行為級建模來構(gòu)建目標(biāo)系統(tǒng)。隨著設(shè)計階段的不斷深人，設(shè)計工程師需要將行為級建模轉(zhuǎn)換為RTL級建模，從而使得目標(biāo)系統(tǒng)更接近于具體實現(xiàn)。為了能夠讓邏輯綜合工具識別目標(biāo)設(shè)計，還需要將RTL級建模進一步轉(zhuǎn)換為可綜合的RTL級建模。在不同的轉(zhuǎn)換過程中，要不斷驗證轉(zhuǎn)換結(jié)果的正確性來保證與目標(biāo)系統(tǒng)設(shè)計的一致性。RTL級建模是寄存器傳輸級建模，可以用圖1來描述。

圖1 RTL級建模

　　可綜合的RTL級建模要求用來描述組合邏輯和時序邏輯的語句必須是邏輯綜合工具可以識別的。因此掌握少量的語法和語句就可以進行可綜合的RTL級建模。

　　(1)組合邏輯描述。

　　在電路中的組合邏輯單元主要有：與門、或門、非門、異或門、多路器、緩沖器、加法器等單元，這些單元都包含在Foundry提供的標(biāo)準(zhǔn)單元庫里，用于實現(xiàn)Verilog HDL描述的組合邏輯。

　　組合邏輯可以用兩種方式來描述：一種是用assign來直接描述邏輯結(jié)構(gòu)或邏輯表達(dá)式；另一種是用always語句塊描述。前者適合于簡單而直觀的邏輯描述，后者則適合于很復(fù)雜的邏輯描述。

　　組合邏輯描述用到的運算符見表1。

表1 運算符的分類

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