摘要：集成電路制造技術的進步帶來了越來越小的工藝尺寸，與此同時也帶來了更多的和速度相關的故障。這些故障可以是由于工藝的偏差、不純凈的材料以及各種灰塵導致的。對于目前越來越多的高速芯片而言，即使一個很小的延遲故障也會影響芯片的正常工作頻率，通常的由測試機提供慢速時鐘的測試方法無法覆蓋由于高速而帶來的故障，由于這些原因，at—speed測試對于高速大規(guī)模集成電路變得至關重要。

　　利用掃描技術進行at—speed測試已經(jīng)證明是一種測試與timing相關故障的有效方法。事實上由于掃描測試具有和功能測試效果一樣的原因，at—speed掃描測試已經(jīng)代替at—speed功能測試，成為要求高測試質量和較低DPM的必需手段。本文將介紹st—speed測試的原理，以及一種支持at—speed測試的時鐘產(chǎn)生電路——OCC(On—chip clock)電路。

　　1 引 言

　　當集成電路進人到深亞微米階段，設計有更高的頻率和集成度，但同時也引入了許多和timing相關的故障，一家的fabless設計公司已經(jīng)發(fā)表的文章證實當他們的設計從0．18p,m遷移到0．131um時，與timing相關的故障增加了20倍。另一家廠商也宣布，他們發(fā)現(xiàn)15％的故障是和timing相關的。在0．130um工藝和以下，與timing相關的故障量的增長已經(jīng)迫使許多公司將at—speed測試作為一種必需的測試手段?；趻呙杓夹g的at—speed測試手段已經(jīng)被證明是一種十分有效的測試方法。

　　測試機提供的時鐘一般無法達到很高的頻率，而使用一些可以提供高頻時鐘的測試機往往成本昂貴。

　　At—speed測試不再像stuck—at測試那樣由測試機提供測試時鐘，而是使用芯片內(nèi)部的高速時鐘，這樣需要加入專門的電路來支持。許多公司在做支持at—speed測試的時鐘產(chǎn)生控制模塊的方法上各不相同。

　　下面描述at—speed的測試方法以及一種支持at—speed測試的時鐘控制模塊occ(on chip clock)電路的實現(xiàn)方法。

　　2 At—speed的測試方法

　　At—speed測試是面向電路內(nèi)部引入延遲的故障，一般電路都工作在一定頻率下，如果因為一個故障導致0→1或者1→0的翻轉無法在一定的時間內(nèi)完成，此芯片就失效了。與傳統(tǒng)的基于stuck—at故障模型的靜態(tài)測試方法比較，at—speed測試生成的測試向量分為兩部分。部分是在一個組合邏輯的輸入端發(fā)射(1aunch)一個0—1或1—0的翻轉，第二個部分要捕獲(capture)組合邏輯的輸出端響應。如果在指定的時間周期內(nèi)capture的響應正確，那么說明電路沒有at—speed故障。

圖1 At—speed測試原理

　　其波形圖如圖2：

圖2 At—speed測試波形

　　所以at—speed測試的度建立在個launch時鐘和第二個capture時鐘的度上。雖然測試機可以提供這些時鐘，但測試機提供時鐘需要考慮以下2點：首先測試機可以提供的時鐘頻率是有限的，使用越高頻的測試機意味著更高的測試成本。其次，目前的超大規(guī)模集成電路工作頻率少則數(shù)百兆，多則高達幾GHz。測試機往往很難提供如此高頻的時鐘。而很明顯對于at—speed測試而言使用片內(nèi)PLL來提供的launch和capture時鐘是的方法。

　　圖2中Clk信號在shift和launch、captuer階段的切換、以及l(fā)aunch、capture2個功能脈沖的產(chǎn)生需要有專門的電路支持。這就是下面要介紹的OCC電路。

　　3 OCC電路

　　一般芯片內(nèi)部都由CRG(Clock Reset Genera．tion)模塊來提供系統(tǒng)工作所需的各種時鐘，然后提供給各個模塊使用。為了支持at—speed測試，需要在CRG和模塊之間加人OCC電路。

　　OCC電路可以支持以下功能：

　　· 正常功能模式下輸出系統(tǒng)時鐘。

　　·stuck— at測試模式下輸出測試機慢速時鐘scan_clk。

　　·at_ speed測試模式下輸出如圖2的時鐘。

　　OCC電路的模塊結構示意圖如圖3所示。

圖3 OCC的結構示意圖

　　下面分別介紹各個模塊的作用。

　　OCC_ SYNC對控制信號(通常為scan—enable)使用本地時鐘進行同步處理，避免亞穩(wěn)態(tài)。

　　OCC— DLY對控制信號進行延時，確保OCC在輸出系統(tǒng)前，芯片處于穩(wěn)定狀態(tài)。一般OCC—DLY中使用計數(shù)器計算延時，計數(shù)器位寬由Dly—cfs[N：0]配置。此模塊可以根據(jù)需要決定是否加入。

　　OCC— CTRL電路用來產(chǎn)生圖2中的at—speed測試時鐘。電路如圖4所示。

　　在2 pulse generation中前2個寄存器用來對控制信號做同步，后面的2個寄存器和與門產(chǎn)生2個周期長度的控制信號。然后和clock gating中的PLL_CLK做一個gating，生成2個功能脈沖，個即hunch時鐘，第二個為capture時鐘。用scan_enable信號來實現(xiàn)圖2中不同階段的選擇。

　　Occ_ en信號用來配置此OCC電路是否使能。

　　在多時鐘域設計的at—speed測試中，如果多個時鐘同時翻轉，時鐘域間的相互作用可能導致capture值的不確定性。尤其在不同頻率的設計中，情況就越發(fā)復雜。業(yè)內(nèi)很多方法試圖解決跨時鐘域的at—speed測試問題，但保險直接的辦法是確保在同一個時刻有相互影響的時鐘域中只有一個輸出功能時鐘。因而在多時鐘域設計中可以通過加入Occ—en掃描鏈來控制哪個OCC電路使能。

圖4 At_speed測試時鐘的產(chǎn)生

　　At_speed測試模式下可以通過把掃描鏈的輸入輸出與功能引腳復用，在進行at—speed測試前通過 對掃描鏈的配置來決定哪一個時鐘域翻轉。

　　At—speed測試中常見的是只有2個功能脈沖的情況，事實上可以擴展為任意個脈沖，通過在OCC_ CTRL模塊增加pulse—selection[N：0]信號來控制功能脈沖的個數(shù)，使此電路的通用性大大增加。如圖5所示。

圖5 多脈沖產(chǎn)生電路

　　OCC_ MUX用來選擇輸出哪個時鐘。前面提到了OCC電路要支持一個正常工作模式和Stuck—at和at_speed2種測試模式。在正常工作模式(Test—mode=0)下要輸出Func_clk。在at—speed模式下受scan_enable控制輸出Scan-clk和launch、capture兩個脈沖。此時只要把示意圖中的testmode信號分解為at．．_speedjestmode和stuck-at-testmode兩種模式，用來選中所需的scan_clk和Atspeed clk即可。

　　4 結論

　　以上描述了基于掃描的at—speed測試的機理以及如何用一種OCC電路實現(xiàn)at—speed測試時鐘產(chǎn)生，以及OCC各模塊的構成。

　　一個設計如果要支持At—speed測試，在電路結構上需要加人像OCC這樣的電路為基礎。其測試向量的生成目前大多數(shù)商業(yè)EDA工具都可以支持。At—speed測試在0．13微米及以下正越來越普及，對提高測試覆蓋率，降低DPM有重要的作用。