摘要論述了線陣CCD 驅(qū)動電路的工作原理和現(xiàn)狀，選擇基于CPLD 驅(qū)動線陣CCD 工作的方案。采用MAXⅡ器件的EPM240T100C5N 為控制，以TCD1500C 為例，設(shè)計(jì)了基于CPLD 的線陣CCD 驅(qū)動電路，完成了硬件電路的原理圖的設(shè)計(jì)，并實(shí)現(xiàn)了軟件調(diào)試。通過QuartusⅡ軟件平臺，對其進(jìn)行了模擬仿真。實(shí)驗(yàn)結(jié)果表明，設(shè)計(jì)基于CPLD 的線陣CCD 驅(qū)動電路能夠滿足CCD 工作所需的驅(qū)動脈沖。

　　如何實(shí)現(xiàn)高的運(yùn)動裝置角度和位移測量，一直是系統(tǒng)或設(shè)備設(shè)計(jì)中需要解決的關(guān)鍵技術(shù)之一。隨著半導(dǎo)體微電子技術(shù)的迅猛發(fā)展，各種新型器件不斷涌現(xiàn)，其中線陣CCD（ Charge Coupled Devices） 電荷耦合器件因其所具有的高、無接觸、高可靠性等優(yōu)點(diǎn)，應(yīng)用越來越廣泛。

　　1 總體方案設(shè)計(jì)

　　線陣CCD 一般不能直接在測量裝置中使用，因此CCD 驅(qū)動信號的產(chǎn)生及輸出信號的處理是設(shè)計(jì)高、高可靠性和高性價(jià)比線陣CCD 驅(qū)動模塊的關(guān)鍵。

　　傳統(tǒng)驅(qū)動CCD 的設(shè)計(jì)方法使CCD 的工作頻率較慢，信號輸出噪聲增大，不利于提高信噪比，不能應(yīng)用于要求快速測量的場合。而用可編程邏輯器件CPLD 進(jìn)行驅(qū)動，則可提高脈沖信號相位關(guān)系的，以及提供給CCD 驅(qū)動脈沖信號的頻率，而且調(diào)試容易、靈活性高。目前，在工業(yè)技術(shù)中，多采用基于CPLD 的驅(qū)動電路實(shí)現(xiàn)線陣CCD 的驅(qū)動。系統(tǒng)框圖如圖1 所示。

圖1 基于CPLD 的線陣CCD 的驅(qū)動電路

　　2 硬件設(shè)計(jì)

　　2. 1 CPLD 的硬件電路的設(shè)計(jì)

　　以CPLD（ Complex Programmable Logic Device） 器件為，設(shè)計(jì)線陣CCD 的驅(qū)動電路。然后在其基礎(chǔ)上擴(kuò)展，選擇其他元器件，設(shè)計(jì)出與其相配套的電路部分，經(jīng)調(diào)試后組成硬件系統(tǒng)。

　　CPLD 的電路由5 部分組成， 有源晶振向EPM240T100C5N 的U1A 的IO/GCLK0 口輸入時(shí)鐘脈沖CLK0,提供了CPLD 工作的時(shí)鐘脈沖，因?yàn)闀r(shí)序邏輯的需要。U1C 從JTAG 端口中程序，U1B 的52、54、56、58 口輸出脈沖信號。U1D 管腳接3. 3 V 電壓，U1E 管腳接地。電路原理如圖2 所示。

圖2 CPLD 的電路原理圖

　　2. 2 DC /DC 模塊的設(shè)計(jì)

　　為得到CPLD 所需的電壓，外接電源需要經(jīng)過DC /DC 模塊進(jìn)行轉(zhuǎn)換。為進(jìn)一步減少輸出紋波，可在輸入輸出端連接一個(gè)LC 濾波網(wǎng)絡(luò)，電路原理如圖3所示。

圖3 DC/DC 模塊的電路原理圖設(shè)計(jì)

　　2. 3 穩(wěn)壓模塊的電路設(shè)計(jì)

　　由DC /DC 模塊轉(zhuǎn)換的直流電壓，經(jīng)過一個(gè)R11電阻和一個(gè)發(fā)光二極管接地，發(fā)光二極管指示燈，然后從AMS 芯片的Vin端輸入，進(jìn)入到芯片的內(nèi)部，經(jīng)過一系列的計(jì)算，從Vout輸出3. 3 V 電壓，GND 端端口接地。為消除交流電的紋波，電路采用電容濾波，分別用0. 1 μF 的極性電容和10 μF 的非極性電容組成一個(gè)電容濾波網(wǎng)絡(luò)。電路原理如圖4 所示。

圖4 穩(wěn)壓模塊的電路設(shè)計(jì)

　　2. 4 CCD 電路設(shè)計(jì)

　　CCD 電路采用TCD1500C,它是一個(gè)高靈敏度、低暗流、5340 像元的線陣圖像傳感器。其像敏單元大小是7 μm × 7 μm × 7 μm,相鄰像元中心距7 μm,像元總長37. 38 mm.該傳感器可用于傳真、圖像掃描和OCR.TCD1500C 的測量和分辨率都很高，并且只需4 路驅(qū)動信號： SH、φ、RS、SP。電路原理如圖5 所示。

圖5 CCD模塊電路原理圖

　　2. 5 電平轉(zhuǎn)換的電路設(shè)計(jì)

　　由于CPLD 輸出的驅(qū)動脈沖電壓為3. 3 V,而CCD工作所需的驅(qū)動脈沖為5 V,所以需要在CPLD 和CCD之間加入一個(gè)電平轉(zhuǎn)換電路。電路原理如圖6 所示。

圖6 電平轉(zhuǎn)換的電路原理圖

　　3 軟件設(shè)計(jì)

　　系統(tǒng)軟件采用Verilog HDL 硬件描述語言，按照模塊化的思路設(shè)計(jì)，將要完成的任務(wù)分成為多個(gè)模塊，每個(gè)模塊由一個(gè)或多個(gè)子函數(shù)完成。這樣能使設(shè)計(jì)思路清晰、移植性強(qiáng)，在調(diào)試軟件時(shí)容易發(fā)現(xiàn)和改正錯(cuò)誤，降低了軟件調(diào)試的難度。程序中盡量減少子函數(shù)之間的相互嵌套調(diào)用，這樣可以減少任務(wù)之間的等待時(shí)間，提高系統(tǒng)處理任務(wù)的能力[7 - 8].主程序如圖7 所示。

圖7 主程序流程圖

　　SH 是一個(gè)光積分信號，SH 信號的相鄰兩個(gè)脈沖之間的時(shí)間間隔代表了積分時(shí)間的長短。光積分時(shí)間為5 416 個(gè)RS 周期，對系統(tǒng)時(shí)鐘進(jìn)行光積分的分頻，實(shí)現(xiàn)了SH 信號脈沖。在光積分階段，SH 為低電平，它使存儲柵和模擬移位寄存器隔離，不會發(fā)生電荷轉(zhuǎn)移。時(shí)鐘脈沖φ 為典型值0. 5 MHz 時(shí)，占空比為50%,占空比是指高電平在一個(gè)周期內(nèi)所占的時(shí)間比率。它是SH 信號和占空比為50%的一個(gè)0. 5 MHz 的脈沖信號疊加，所以0. 5 MHz 的信號和SH 信號通過一個(gè)或門，就可以實(shí)現(xiàn)φ 信號； 輸出復(fù)位脈沖RS 為1 MHz,占空比1∶ 3.此外，RS 信號和SH、φ 信號有一定的相位關(guān)系，通過一個(gè)移位寄存器移相，來實(shí)現(xiàn)RS 脈沖信號。

　　4 仿真實(shí)驗(yàn)

　　系統(tǒng)時(shí)鐘周期部分設(shè)置為1 ns,正常工作時(shí)復(fù)位信號RS 為高電平，然后對RS、φ、SH 信號進(jìn)行仿真，結(jié)果如圖8 所示。

圖8 QuartusⅡ仿真效果圖

　　5 結(jié)束語

　　研究的線陣CCD 驅(qū)動電路主要是以CPLD 為驅(qū)動中心而設(shè)計(jì)，這種方案減少了以往驅(qū)動電路的電路體積大、設(shè)計(jì)復(fù)雜、調(diào)試?yán)щy等缺點(diǎn)，增加了系統(tǒng)的穩(wěn)定性、可靠性，集成度高且抗干擾能力強(qiáng)。通過對硬件和軟件大量的模擬實(shí)驗(yàn)表明，文中所研究的線陣CCD 驅(qū)動脈沖信號能夠滿足CCD 工作所需的基本功能，達(dá)到了設(shè)計(jì)要求。

參考文獻(xiàn):

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[4]. U1C  datasheet http://www.hbjingang.com/datasheet/U1C+_1541774.html.
[5]. U1B  datasheet http://www.hbjingang.com/datasheet/U1B+_2041186.html.