摘  要: 為了解決高速數(shù)字系統(tǒng)中存在的時(shí)鐘、穩(wěn)定度不高的問題， 提出了用ICSI公司的通用時(shí)鐘芯片ICS8430作為時(shí)鐘源的方法。首先比較了常用高速時(shí)鐘的產(chǎn)生方法， 接著詳細(xì)介紹了ICS8430的結(jié)構(gòu)與功能， 并用VHDL語言編寫了并行模式和串行模式下的控制程序。串行控制程序采用存儲(chǔ)波形移位的方法， 具有一定的通用性。給出了該芯片的典型布局。所有設(shè)計(jì)已經(jīng)在工程實(shí)踐中得到應(yīng)用， 取得了良好效果。

　　1  引  言

　　在高速數(shù)字系統(tǒng)中， 時(shí)鐘的往往對(duì)系統(tǒng)性能有重要影響。實(shí)際設(shè)計(jì)電路時(shí)常見的時(shí)鐘設(shè)計(jì)方式包括以下幾種， 它們各自有其優(yōu)缺點(diǎn):

　　( 1) 直接由單片機(jī)/FPGA /DSP 等數(shù)字器件產(chǎn)生。這種方式中， 時(shí)鐘實(shí)際是由這些數(shù)字器件外接的晶振經(jīng)過器件內(nèi)部的倍頻電路或者鎖相環(huán)電路產(chǎn)生， 由于數(shù)字器件對(duì)時(shí)鐘抖動(dòng)并不敏感， 故其內(nèi)部產(chǎn)生的時(shí)鐘并不高， 通常的抖動(dòng)都有幾百ps至數(shù)ns， 這種時(shí)鐘抖動(dòng)往往會(huì)極大制約系統(tǒng)信噪比的提高。

　　( 2)由鎖相環(huán)系統(tǒng)產(chǎn)生。鎖相環(huán)系統(tǒng)自身是一個(gè)反饋系統(tǒng)， 故在產(chǎn)生高頻信號(hào)上有自身的優(yōu)勢(shì): 頻率漂移小， 頻譜純度高。鎖相環(huán)的時(shí)鐘是由一系列器件: PLL、VCO、環(huán)路濾波器等共同決定的， 只有整體設(shè)計(jì)全部達(dá)到要求， 鎖相環(huán)才能實(shí)現(xiàn)高的時(shí)鐘輸出。這就對(duì)電路設(shè)計(jì)提出了很高要求， 也增加了調(diào)試和維護(hù)的難度。

　　( 3)由專用時(shí)鐘芯片產(chǎn)生。專用時(shí)鐘芯片通常是把鎖相環(huán)， VCO， 環(huán)路濾波等電路集中在一個(gè)芯片內(nèi)， 通過簡(jiǎn)單的數(shù)字控制信號(hào)就可以產(chǎn)生各種不同頻率的時(shí)鐘信號(hào)， 既有數(shù)字電路的控制簡(jiǎn)單， 調(diào)試方便的特性， 又有鎖相環(huán)電路高， 低抖動(dòng)的優(yōu)點(diǎn)。

　　接下來將詳細(xì)介紹一種高速可編程時(shí)鐘芯片 ICS8430， 分別對(duì)其性能、功能和使用進(jìn)行了闡述， 并給出了示例。

　　2  ICS8430的性能

　　ICS8430是一種通用的、雙差分LVPECL 電平輸出的高速可編程時(shí)鐘。采用3. 3V 供電， 內(nèi)部VCO工作在250MH z到500MHz。當(dāng)使用16MHz晶振作為輸入時(shí)， 時(shí)鐘步進(jìn)可達(dá)1MH z。ICS8430還具有以下特點(diǎn): ! 在單芯片中集成整個(gè)鎖相環(huán)系統(tǒng)和時(shí)鐘扇出系統(tǒng)， 外圍器件只要一個(gè)晶振; ? 可以選擇使用測(cè)試時(shí)鐘或晶振作為輸入; # 兩路差分3. 3VLVPECL時(shí)鐘扇出; ?輸出頻率范圍20. 83MH z至500MH z可調(diào); % 內(nèi)部VCO 和外部時(shí)鐘輸出參數(shù)可以通過并行和串行兩種模式進(jìn)行配置; &RSM 周期抖動(dòng): 6ps(值) ， 周期間抖動(dòng): 30ps(值) ;? 鎖相環(huán)鎖定時(shí)間: 1m s。

　　3  ICS8430的引腳與功能描述

　　3. 1  ICS8430的引腳功能

　　3. 1. 1  ICS8430的引腳圖

　　ICS8430采用32 腳LQFP封裝， 引腳圖如圖1所示。

圖1  ICS8430引腳圖。

　　3. 1. 2  ICS8430的引腳說明

　　● M0: M8: M 除法器值輸入。輸入數(shù)據(jù)在nP_LOAD由低到高變化時(shí)鎖存。LVCMOS /LVTTL 接口電平。

　　● N0: N2: 輸出除法器的值。LVCMOS /LVTTL接口電平。

　　● TEST: Test輸出， 由串行操作模式激活， 并行操作模式下輸出為低， LVCMOS接口電平。

　　● FOUT1 /nFOUT1: 差分時(shí)鐘輸出， 3. 3VLVPECL接口電平。

　　● FOUT0 /nFOUT0: 差分時(shí)鐘輸出， 3. 3VLVPECL接口電平。

　　●MR: 主復(fù)位， 高電平有效， 當(dāng)邏輯高電平時(shí)，內(nèi)部的除法器復(fù)位， 從而導(dǎo)致FOUTx 變低及nFOUTx變高; 當(dāng)邏輯低電平時(shí)， 內(nèi)部除法器和輸出除法器開啟。MR 的置位不會(huì)影響加載后的M 和N， T 的值。LVCMOS和LVTTL接口電平。

　　● S _CLOCK: 串行數(shù)據(jù)時(shí)鐘， 串行輸入數(shù)據(jù)在時(shí)鐘的上升沿輸入移位寄存器。LVCMOS /LVTTL接口電平。

　　● S _DATA: 移位寄存器輸入。數(shù)據(jù)在S _C lOCK 的上升沿被采樣， LVCMOS /LVTTL 接口電平。

　　● S_LOAD: 控制把移位寄存器內(nèi)的數(shù)據(jù)傳送到內(nèi)部除法器中， LVCMOS /LVTTL接口電平。

　　● XTAL_SEL: 選擇PLL的參考時(shí)鐘源， 從外部晶振輸入或是從TEST_CLK 腳輸入。高電平選擇從晶振輸入， 低電平選擇從TEST _CLK 輸入。LVCMOS /LVTTL接口電平。

　　● TEST_CLK: 測(cè)試時(shí)鐘輸入， LVCMOS /LVTTL接口電平。

　　● XTAL_ IN /XTAL _OUT: 晶振接口， XTAL _ IN為晶振輸入， XTAL_OUT為晶振輸出。

　　● nP_LOAD: 并行加載輸入。決定當(dāng)數(shù)據(jù)加在M8: M0腳上時(shí)載入M 除法器， 當(dāng)數(shù)據(jù)加在N2: N0腳上時(shí)載入N 除法器。LVCMOS /LVTTL接口電平。

　　● VCO_SEL: 決定時(shí)鐘合成器工作在PLL模式還是BYPASS模式。LVCMOS /LVTTL接口電平。

　　3. 2  ICS8430的功能描述

　　3. 2. 1  ICS8430的內(nèi)部框圖

　　ICS8430的內(nèi)部結(jié)構(gòu)如圖2所示。

圖2  ICS8430的內(nèi)部框圖。

　　3. 2. 2  ICS8430的功能描述

　　ICS8430- 61內(nèi)部集成了一個(gè)完整的PLL， 因此不需要添加任何外圍器件來進(jìn)行環(huán)路濾波， 只需要一個(gè)晶振作為內(nèi)部振蕩器的輸入。振蕩器的輸出在到達(dá)鑒相器前進(jìn)行了16分頻。如果采用16MH z的晶振， 則得到的參考頻率為1MHz。鎖相環(huán)( PLL)內(nèi)部的壓控振蕩器( VOC ) 的頻率范圍為250MH z到500MHz。M 分頻器的輸出也送給鑒相器。

　　通過調(diào)整VCO 的電壓， 使得VCO 的輸出為參考頻率的M倍。注意對(duì)于過大或過小的M， PLL可能無法鎖定。VCO 的輸出再經(jīng)過N 分頻后輸出到LVPECL輸出緩沖器。輸出的占空比為50% 。

　　VCO 的輸出和晶振頻率、M 除法器間的關(guān)系為:

　　輸出頻率表示如下:

　　其中， M的取值為對(duì)應(yīng)的二進(jìn)制值， N 值的對(duì)應(yīng)關(guān)系如表1所示。

表1  N 除法器與N0到N2的對(duì)應(yīng)關(guān)系

　　4  ICS8430的輸入操作模式

　　ICS8430的可編程特性支持兩種輸入模式來設(shè)置M和N 除法器。分別為并行模式和串行模式。

　　4. 1  控制模式功能表

　　串行與并行控制模式功能表如圖2所示。

表2 串行、并行模式功能表

　　在并行模式中， nP_LOAD 初始值為低電平， 在引腳M0到M8， N0到N2上的數(shù)據(jù)直接加到M 除法器和N 除法器上。在nP _LOAD 的上升沿， 數(shù)據(jù)被鎖存， M 除法器的值保持到nP_LOAD 的下一個(gè)低電平或者直到有串行事件發(fā)生。時(shí)序見圖3。因此， M 除法器和N 除法器可以通過硬件連接來設(shè)定默認(rèn)值， 在芯片上電后自動(dòng)加載。在并行操作模式下， TEST 的輸出為低電平。

圖3  并行操作時(shí)序。

　　以M = 300， N = 3為例給出VHDL程序如下:

　　process( clk, reset)

　　beg in

　　if reset= '0 'then - - 主復(fù)位

　　m r< = '0';

　　x ta l_se l< = '1';

　　vco_se l< = '1';

　　test_closk< = '0';

　　S_LOAD< = '0';

　　S_DATA < = '0';

　　S_CLOCK < = '0';

　　M < = " 100101100"; - - M = 300

　　N < = " 011"; - - N = 3

　　elsif clk e'vent and clk= 1' 'then

　　if init_counter= 100 then - - 初始化時(shí)鐘

　　nP_LOAD< = '1 '; - - 裝載脈沖

　　elsif in it_counter= 200 then

　　nP_LOAD< = '0';

　　elsif in it_counter= 300 then

　　nP_LOAD< = '1';

　　end if;

　　end if;

　　end process;

　　4. 3  串行控制模式的VHDL實(shí)現(xiàn)

　　nP_LOAD為高電平、S_LOAD 為低電平的時(shí)候進(jìn)行串行操作。時(shí)鐘芯片內(nèi)移位寄存器的值為在S_CLOCK 的上升沿對(duì)S _DATA 的采樣值。在S _LOAD 的上升沿， 移位寄存器中的內(nèi)容送到M 和N除法器中， 在S_LOAD 的下降沿進(jìn)行鎖存。如果S_LOAD 一直保持高電平， 在S_CLOCK 的上升沿， S _DATA 的數(shù)據(jù)將直接送到M 和N 除法器中。串行模式可以用來加載M、N 除法器和測(cè)試位T1和T0。

　　內(nèi)部寄存器T1和T0決定TEST 引腳的輸出狀態(tài)，關(guān)系見表3。可以通過不同的設(shè)置對(duì)芯片的工作情況進(jìn)行檢測(cè)。串行工作時(shí)序如圖4所示。

表3  T1和T0不同取值下TEST 引腳的輸出狀態(tài)

圖4  串行接口時(shí)序

　　以N = 3， M = 300為例， 采用存儲(chǔ)波形移位方式， 串行控制模式的VHDL程序如下:

　　process( clk, rst) - - 給出復(fù)位mr和裝載使能

　　en脈沖

　　beg in

　　if rst= 0' ' then - - 主復(fù)位

　　m r< = ‘0’；

　　en< = ‘0’；

　　elsif clk‘ event and clk= ’ 1‘ then

　　if init_counter= 1 then - - 初始化時(shí)鐘

　　m r< = ‘1’；- - 芯片復(fù)位信號(hào)

　　elsif in it_con ter= 2 then

　　m r< = ‘0’；

　　elsif in it_con ter> 4 and in it_conter< 41 then

　　en< = 1'; ' - - 串行加載使能信號(hào)

　　else

　　en< = ‘0’；

　　end if;

　　end if;

　　end process;

　　process( clk, rst) - - sclock_reg sdata _reg sload_reg 時(shí)序

　　beg in

　　if rst= '0 'then

　　sc lock_reg< = x " 055555550"; - - 采用存儲(chǔ)波形移位方式

　　sdata_reg< = x "003 f0cf00"; - - N= 3M = 300

　　fou t= 125M

　　sload_reg< = x " e00000002";

　　els if clk event and c lk= '1 'then

　　if en= 1' 'then

　　sc lock _ reg ( 35 down to 0 ) < = sc lock _ reg ( 34downto 0)& ‘0’； - - 移位輸出

　　sdata_reg ( 35 downto 0) < = sdata_reg( 34 downto 0)& ‘0’；

　　sload_reg( 35 dow nto 0) < = sload_reg( 34 down-to 0)& '0';

　　end if;

　　end if;

　　end process;

　　S_LOAD< = sload_reg( 35); - - 輸出信號(hào)

　　S_DATA < = sdata_reg( 35);

　　S_CLOCK < = sclock_reg( 35) ;

　　5  應(yīng)用布局

　　如圖5所示， 推薦了一種典型的應(yīng)用布局， 可以作為實(shí)際應(yīng)用的參考設(shè)計(jì)。需要注意電源的隔離與LVPECL電平的輸出連接方式。所有的控制管腳內(nèi)部都有上拉或下拉電阻， 不用時(shí)可以懸空， 也可以外接1K  的保護(hù)電阻。時(shí)鐘輸出應(yīng)遵守高速布線規(guī)則， 否則將對(duì)性能有較大影響。

　圖5  應(yīng)用布局。

　　6  結(jié)束語

　　ICS8430外圍電路簡(jiǎn)單、各種性能都有很好的表現(xiàn)。輸出始終高， 抖動(dòng)小。芯片面積小， 可以節(jié)省較大空間， 在測(cè)量?jī)x器、射頻采樣等中高端的各種需要高速時(shí)鐘的場(chǎng)合值得推薦使用。