抽取濾波器是∑－△模／數轉換器中的重要組成部分，積分梳狀濾波器經常作為級濾波器，用以實現抽取和低通濾波。其優(yōu)點是實現時不需要乘法器電路，且系數為整數，不需要電路來存儲系數，同時通過置換抽取可以使部分電路工作在較低頻率，與相同濾波性能的其他FIR濾波器相比，節(jié)約了硬件開銷。經過仿真，抽取率為32的一階積分梳狀濾波器旁瓣相對于主瓣的衰減約為15 dB，這樣的阻帶衰減根本達不到實用濾波器的設計要求。為了改變?yōu)V波性能，一般采用級聯積分梳狀濾波器(CIC)。但經過CIC降頻濾波系統(tǒng)降頻后會產生信號混疊現象，并且主瓣曲線不平，需要用新的算法或新結構來修正改善這些特性。

　　1 CIC抽取濾波器原理

　　經典的抽取濾波器為Hogenauer　CIC濾波器，其傳輸函數表達式為：

　　式中：參數M為降頻因子，決定了CIC的通帶大?。籏為濾波器的階數，對阻帶衰減起到加深作用。頻率響應為：

　　濾波電路由積分模塊與差分模塊組成，根據置換原則將抽取因子提到差分模塊之前，使其工作在較低頻率，并節(jié)省了M-1個存儲單元，框圖如圖1所示。

　　2 改進的CIC結構

　　為了改善CIC抽取濾波器阻帶衰減不足的缺點，采用一種新型COSINE濾波器，其傳輸函數為：

　　當N取不同值時，幅頻響應如圖2(a)所示。

　　把不同N值的COSINE濾波器級聯，幅頻響應會呈現低通特性，因此文獻[4]采用CIC濾波器級聯COSINE濾波器的結構來改善傳統(tǒng)CIC濾波器的幅頻特性。令Ni=M／2i+1，此時COSINE濾波器個零點與CIC濾波器的個零點重合，增加了個零點附近旁瓣的衰減。取M=32，傳輸函數為：

　　圖2(b)為M=32的四階CIC濾波器與新結構的濾波器(CCOS)幅頻響應對比。式(5)中取k1=4，k2=k3=2；n1=2，n2=n3=4。從圖2中可以看出CIC濾波器旁瓣相對于主瓣衰減為52．94 dB，而CCOS的旁瓣衰減則達到101．9 dB。如果達到相同的阻帶衰減，CIC至少高達8階，其實現電路將會非常龐大。

　　圖2(c)對上述兩種濾波器主瓣曲線放大，從圖中明顯可以看出CCOS濾波器通帶特性比CIC變差。取濾波器的通帶截止頻率為fc=1／8M(Fs為歸一化值)，CIC通帶衰減為O．129 3 dB；CCOS為0．286 7 dB。

　　為了進一步提高CCOS的通帶特性，對文獻[4]提出的CCOS進行改進，在其后級聯一個SINE濾波器，其幅頻特性與傳輸函數如下：

　　式中：M必須為偶數，這樣才能避免分數延時。出于節(jié)省功耗的目的，取M為抽取值的2倍，這樣SINE濾波器即可在提取到抽取之后，將計算量降為原來的 1／M，該結構通過移位和加法即可實現，無需乘法器。圖3為改進型CIC(取M=64)與CCOS，CIC的幅頻特性曲線比較，可以看出改進的CIC濾波器的通帶特性得到明顯改善。由于補償濾波器的引入，阻帶衰減為100．3 dB，但通帶衰減僅為0．000 1 dB.

　　3 改進型CIC的FPGA實現

　　按照式(5)中CCOS各級聯部分的關系，文獻[4]中給出一種電路實現結構圖，通過抽取使部分電路工作在更低頻率。為了進一步提高濾波器設計的功耗使用效率，減小占用芯片的面積，對文獻[4]的結構進行再次改進和優(yōu)化。通過改變算法運算的具體步驟，來減少運算的步數，從而提高濾波器的效率。

　　首先把遞歸結構實現的部分改為非遞歸算法結構，降低功耗；

　　其次把CCOS濾波器的部分電路再次抽取降頻，處理后每級表達式都可以與非遞歸算法結構的表達式合并，既可以使CCOS濾波器部分電路工作在低頻降低功耗又可以大大減少存儲單元數量。CCOS濾波器實現結構如圖4(a)所示，圖4(b)為對CCoS濾波器抽取改講后整體改進型濾波器的結構。

　　，非遞歸結構中每再采用多相技術進一步降低功耗?？紤]到中間第二、三、四級階數比較高，因此將每級分解實現，相當于引進流水線技術，提高電路速率。第二級與第四級均為10階，分解為2個5階級聯的結構，第三級為14階，分解為5階、4階、5階。這樣除了SINE濾波器，整個改進型濾波器只有(1 +z-1)4與(1+z-1)5兩種結構。這種高度規(guī)則的結構使電路設計和版圖設計變得更加容易。SINE濾波器放在如圖5所示。

　　4 仿真結果

　　為了快速有效地驗證濾波器性能，使用Matlab的simulink工具搭建了三階sigma-delta調制器，輸入各種頻率的正弦波產生高速1，0信號，作為CIC濾波器的輸入。改進型CIC濾波器FPGA實現是采用Xilinx公司SPARTAN-3系列開發(fā)板，在ISE 6．3環(huán)境下進行的。為了進行比較，分別采用文獻[4]中給出的轉換抽取結構與圖4、圖5給出的改進結構實現。頂層結構與仿真結果如圖6所示(其中clk 為輸入時鐘；rst_n為復位信號，也可視為使能信號，低電平有效；data_in為1 b的輸人數據；data_out為47 b補碼輸出；data_en為輸出數據變化指示信號)。

　　根據FPGA綜合，采用文獻[4]中電路結構實現的改進型CIC，使用的邏輯資源為1 704．個，占器件總資源的88％，而采用圖4、圖5中的優(yōu)化電路結構時，在濾波性能不變的前提下，使用的邏輯資源減少為1 261個，占器件總資源的65% ，說明對結構的改進與優(yōu)化大大節(jié)省了硬件資源。

　　5 結 語

　　這里在文獻[4]的基礎上提出一種改進型的CIC濾波器，大大提高了其通帶特性，相較于傳統(tǒng)CIC濾波器，無論在阻帶還是通帶特性都有明顯改善，適合應用于高∑-△模數轉換器中。在FPGA實現的過程中，對文獻[4]中的結構進行優(yōu)化，使部分電路工作在更低的頻率下，大大降低了功耗；采用非遞歸結構，結合傳輸函數自身的特性合并部分分式，降低了電路復雜性；在每級處理時僅采用加法器和延時單元，節(jié)省了硬件資源，提高了實用性。