CoolRunner-II器件在XC2C128(128個宏單元)以上的器件內(nèi)嵌入了一個時鐘分頻器模塊，該模塊具有兩個控制輸入腳，即GCK2(全局時鐘輸入腳)和CDRST(外部同步復(fù)位腳)；兩個延遲控制位用于設(shè)置當(dāng)復(fù)位信號撤銷后，是否需要延遲后輸出分頻信號。時鐘分頻系數(shù)η為2、 4、 6、 8、 10、 12、 14和16。
　　ISE 10設(shè)計工具中的XST綜合工具可以自動地推論以下分頻模塊庫。
　?。?）CLK_DIVn：不帶復(fù)位和延遲控制的分頻器（η為2、4、6、8、10、12、14和16）。
　　（2）CLK_DIVnR：帶復(fù)位，但沒有起始延遲控制的分頻器。
　?。?）CLK_DIVnSD：沒有復(fù)位控制，但需要進行起始延遲控制的分頻器。
　?。?）CLK_DIVnRSD：包括復(fù)位和起始延遲控制的分頻器。
　　例1：VHDL語言。
　　（1）2分頻（沒有復(fù)位和起始延遲控制）。
　　Component CLK_DIV2 is
         port  (CLIKIN ： in  STD_LOGIC；
            CLKDV ： out STU LOGIC)；
         and component；

         UI： CLK_DIV2 port map(CLKIN ＝> clk、
                         CLKDV ＝> clk_p_by_2);
  (2)16分頻(復(fù)位和帶有起始延遲控制)。
       Component CLK_DIV16RSD IS
           port (CLKIN ： in STD_LOGIC;
　　
　　CDRST ：  in  STD_LOGIC;
　　CLKDV ：  out STD_LOGIC)；
  end component;

　　U1:CLK_DIV16RSD  port map (CLKIN  => clk,
              CDRST  => clk_p_rst,
              CLKDV  => clk_p_dy_16);

　　例2： Verilog語言。
　　CLK_DIV16RSD   U1(
                 . CLKIN (clk)、
                 . CDRST (clk_p_rst)、
                 ．CLKDV (clk_p_by_16)
                  )；