關于復位設計，有多種不同的觀點和方案。到底是采用同步復位還是異步復位，全局復位還是局部復位，是由多方面的因素決定的。但良好的復位設計既可以提高系統(tǒng)的可靠性，又可以節(jié)省大量的邏輯資源。在實際應用中，筆者也看到過很多因為復位電路設計問題而導致的系統(tǒng)可靠性問題。本節(jié)針對這幾個問題加以說明，希望讀者能夠找到適合自己設計的復位設計方案。

　　復位要解決的問題就是讓電路在上電之后有一個確定的初始狀態(tài)，而很多時候我們設計的復位電路沒有能夠達到這個效果。

　　(1)同步復位的優(yōu)點是同步的。

　　對于非時鐘沿的毛刺不敏感。

　　對于軟件進行的時序分析有好處，可以保證設計在復位的設計上沒有時序問題。

　　(2)同步復位的缺點需要一個時鐘。

　　在某些ASIC和FPGA的設計中要在datapath上插入復位邏輯。

　　(3)異步復位的優(yōu)點

　　不需要在datapath上插入復位邏輯。

　　(4)異步復位的缺點是異步的。

　　因為是異步的，所以工具不自動對路徑進行時序約束和檢查，可能會有時序問題而導致功能不正常。

　　針對以上同步和異步復位的分析，不同的設計者針對自己的應用有如下兩個觀點。

　　(1)堅持同步復位，而忽略其對邏輯資源造成的影響，保證功能。筆者以為在FPGA設計中，同步復位的是較為優(yōu)化的方案。它的一個缺點是需要在datapath上增加額外的邏輯，這點對FPGA來說沒有問題。因為FPGA的寄存器都可以選擇成同步復位或異步復位，所以不需要在datapath上增加額外的邏輯。也許有人以為，同步復位的時序很難滿足，因為復位信號的扇出及延時會很大，我們將在后面詳細闡述如何避免這個問題。

　　(2)異步復位，對于因此可能造成的寄存器復位的初值不對的問題，采用將同步化了的異步復位信號連到寄存器的異步復位端的這種辦法來避免，如圖所示。

　　圖 異步復位的同步化設計

　　筆者認為，如果能夠約束好reset路徑的時延，避開reset撤銷沿和時鐘的沿，這是一個很好的方案，可以有效去除reset release時導致的寄存器復位狀態(tài)的錯誤。但是這個方案的一個問題就是reset路徑的延時和skew需要約束，因為是異步復位，約束工具不會自動地來進行約束處理。