?。疲桑疲希ǎ疲椋颍螅簟。桑睢。疲椋颍螅簟。希酰簦┦且环N具有先進(jìn)先出存儲(chǔ)功能的部件，在高速數(shù)字系統(tǒng)當(dāng)中通常用作數(shù)據(jù)緩存。在高速數(shù)據(jù)采集、傳輸和實(shí)時(shí)顯示控制領(lǐng)域中，往往需要對大量數(shù)據(jù)進(jìn)行快速存儲(chǔ)和讀取，而這種先進(jìn)先出的結(jié)構(gòu)特點(diǎn)很好地適應(yīng)了這些要求，是傳統(tǒng)ＲＡＭ無法達(dá)到的。

　　許多系統(tǒng)都需要大容量ＦＩＦＯ作為緩存，但是由于成本和容量限制，常采用多個(gè)ＦＩＦＯ芯片級(jí)聯(lián)擴(kuò)展，這往往導(dǎo)致系統(tǒng)結(jié)構(gòu)復(fù)雜，成本高。本文分別針對Ｈｙｎｉｘ公司的兩款ＳＲＡＭ和ＤＲＡＭ器件，介紹了使用ＣＰＬＤ進(jìn)行接口連接和編程控制，來構(gòu)成低成本、大容量、高速度ＦＩＦＯ的方法。該方法具有通用性，可以方便地移植到與其他ＲＡＭ器件相連的應(yīng)用中去。

　?。病』冢樱遥粒偷脑O(shè)計(jì)與實(shí)現(xiàn)

　?。玻薄。樱遥粒徒Y(jié)構(gòu)芯片ＨＹ６４ＵＤｌ６３２２Ａ

　　靜態(tài)隨機(jī)存取存儲(chǔ)器ＳＲＡＭ（Ｓｔａｔｉｃ?。遥幔睿洌铮怼。粒悖悖澹螅蟆。停澹恚铮颍┦且环N非常重要的易失性存儲(chǔ)器，它的速度非常快，并且能在快速讀取和刷新時(shí)保持?jǐn)?shù)據(jù)完整性。本系統(tǒng)ＳＲＡＭ器件采用Ｈｙｎｉｘ公司的ＨＹ６４ＵＤｌ６３２２Ａ。ＨＹ６４ＵＤｌ６３２２Ａ是高速、超低功耗３２Ｍｂｉｔ?。樱遥粒?，內(nèi)部具有２?。埃梗贰。保担矀€(gè)１６　ｂｉｔ字容量。采用了ＣＭＯＳ制造工藝、ＴＴＬ電平接口以及三態(tài)輸出，具有較大的輸入電壓和溫度范圍。同時(shí)ＨＹ６４ＵＤｌ６３２２Ａ支持ＤＰＤ（Ｄｅｅｐ　Ｐｏｗｅｒ?。模铮鳎睿┠Ｊ剑ＷC其在待機(jī)模式下功耗進(jìn)一步降低。

　?。玻病∠到y(tǒng)硬件設(shè)計(jì)

　　整個(gè)系統(tǒng)采用ＣＰＬＤ作為控制器件。ＣＰＬＤ選用Ａｌｔｅｒａ公司的ＭＡＸ７１２８ＡＥＴＣｌ００－５。ＭＡＸ７１２８基于Ａｌｔｅｒａ公司第二代ＭＡＸ乘積項(xiàng)結(jié)構(gòu)，是采用ＣＭＯＳ?。牛牛校遥希图夹g(shù)制造的ＥＰＬＤ，它集成了２　５００個(gè)可用門，１２８個(gè)宏單元以及１００個(gè)Ｉ／０引腳。

　　圖１是ＨＹ６４ＵＤｌ６３２２Ａ內(nèi)部結(jié)構(gòu)以及與ＣＰＬＤ接口設(shè)計(jì)的系統(tǒng)連接圖。可以看出，ＨＹ６４ＵＤｌ６３２２Ａ由地址譯碼、邏輯控制模塊以及大容量存儲(chǔ)陣列組成。ＣＰＬＤ接收到ＦＩＦＯ控制信號(hào)，按照該ＳＲＡＭ讀寫時(shí)序要求完成相應(yīng)的讀寫操作，再通過所構(gòu)造ＦＩＦＯ的數(shù)據(jù)輸入輸出和狀態(tài)控制接口返回。

　　２．３　指針?biāo)惴ǔ绦蛟O(shè)計(jì)

　　系統(tǒng)采用ＣＰＬＤ作為總控制器件。根據(jù)ＦＩＦＯ的特點(diǎn)，需要將ＳＲＡＭ按地址存儲(chǔ)用程序控制成先進(jìn)先出的結(jié)構(gòu)。這里采用指針?biāo)惴▉韺?shí)現(xiàn)這種結(jié)構(gòu)設(shè)計(jì)：設(shè)置兩個(gè)指針變量ＳｔａｒｔＰｏｓ和ＥｎｄＰｏｓ，分別作為進(jìn)入數(shù)據(jù)頭尾指針。當(dāng)有新數(shù)據(jù)寫入時(shí)，數(shù)據(jù)從上存儲(chǔ)位置的下一個(gè)位置開始存放，存入一個(gè)數(shù)據(jù)，ＥｎｄＰｏｓ就自動(dòng)加１，保持與數(shù)據(jù)位置同步。當(dāng)ＥｎｄＰｏｓ超過整個(gè)ＲＡＭ的容量（ＲＡＭ＿ＳＩＺＥ）時(shí)，就需要循環(huán)返回，從０ｘ０００位置存放，一直到ＥｎｄＰｏｓ與ＳｔａｒｔＰｏｓ重合，這時(shí)可以認(rèn)為ＲＡＭ已經(jīng)存滿。同理，讀出數(shù)據(jù)時(shí)，起始位置ＳｔａｒｔＰｏｓ自動(dòng)加１。當(dāng)ＳｔａｒｔＰｏｓ超過整個(gè)ＲＡＭ的容量時(shí)，就從０ｘ０００位置讀取，一直到ＳｔａｒｔＰｏｓ與ＥｎｄＰｏｓ重合，這時(shí)可以認(rèn)為ＲＡＭ已經(jīng)讀空。在這兩個(gè)過程當(dāng)中，ＣＰＬＤ需要對地址線進(jìn)行控制，不難發(fā)現(xiàn)，寫數(shù)據(jù)的時(shí)候Ａｄｄｒｅｓｓ與ＥｎｄＰｏｓ一致，讀數(shù)據(jù)的時(shí)候Ａｄｄｒｅｓｓ與ＳｔａｒｔＰｏｓ一致。圖２是整個(gè)系統(tǒng)寫和讀時(shí)序控制的流程圖。

　　２．４　時(shí)序控制

　　寫入數(shù)據(jù)的時(shí)候，ＣＰＬＤ需要模擬ＦＩＦＯ基本的寫操作時(shí)序：ＣＰＬＤ接收到ｎＷＥＮ（寫使能，低有效）和ＷＣＬＫ（寫時(shí)鐘，上升沿有效），即當(dāng)ｎＷＥＮ為低，ＷＣＬＫ為上升沿時(shí)，將當(dāng)前Ｉ／Ｏ上的數(shù)據(jù)寫入。在數(shù)據(jù)寫入ＲＡＭ的時(shí)候，ＣＰＬＤ應(yīng)按照ＨＹ６４ＵＤｌ６３２２Ａ的寫時(shí)序來控制寫操作。這里，ＣＰＬＤ首先按照上述流程計(jì)算出當(dāng)前數(shù)據(jù)應(yīng)存放的地址，然后控制ｎＷＥ信號(hào)，ｎＷＥ為低時(shí)，數(shù)據(jù)自動(dòng)寫入ＲＡＭ。然后再寫下一位數(shù)據(jù)。整個(gè)寫時(shí)序如圖３所示。

　　同理，ＣＰＵＤ接收到ｎＲＥＮ（讀使能，低有效）和ＲＬＣＫ（讀時(shí)鐘，上升沿有效）時(shí)，將寫入的數(shù)據(jù)讀出。這里，ＣＰＬＤ首先按照讀數(shù)據(jù)流程計(jì)算出當(dāng)前讀出數(shù)據(jù)存放地址，然后控制ｎＯＥ信號(hào)（低電平有效），數(shù)據(jù)自動(dòng)讀出ＲＡＭ。然后再進(jìn)行下一位數(shù)據(jù)讀

　　出操作。

　　可以看出，影響所構(gòu)建ＦＩＦＯ讀寫速度的關(guān)鍵因素是ｔＷＣ，該參數(shù)也是決定ＨＹ６４ＵＤｌ６３２２Ａ速度的主要因素，因此，所構(gòu)建ＦＩ－Ｆ０的理論速率應(yīng)該接近ＨＹ６４ＵＤｌ６３２２Ａ的速率。

　?。场』冢模遥粒偷脑O(shè)計(jì)與實(shí)現(xiàn)

　?。常薄。模遥粒徒Y(jié)構(gòu)芯片ＨＹ５７Ｖ２８１６２０Ｅ

　　一般來說，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器ＤＲＡＭ（Ｄｙｎａｍｉｃ?。遥幔睿洌铮怼。粒悖悖澹螅蟆。停澹恚铮颍┦怯纱蟮木匦未鎯?chǔ)單元陣列與用來對陣列讀和寫的支持性邏輯電路，以及維持存儲(chǔ)數(shù)據(jù)完整性的刷新電路組成。盡管操作較ＳＲＡＭ復(fù)雜，但由于ＤＲＡＭ具有每存儲(chǔ)位單元低成本和高密度的優(yōu)點(diǎn)，使得它們成為商業(yè)領(lǐng)域廣泛使用的半導(dǎo)體存儲(chǔ)器。本系統(tǒng)的ＤＲＡＭ芯片采用Ｈｙｎｉｘ公司的１３４?。玻保贰。罚玻浮。猓椋敉剑模龋伲担罚郑玻福保叮玻埃?。它由４塊２　０９７?。保担玻保丁。猓椋艚M成。采用了ＣＭＯＳ制造工藝，ＬＶＴＴＬ電平接口。

　?。常病∠到y(tǒng)硬件設(shè)計(jì)

　　同樣采用ＭＡＸ７１２８ＡＥＴＣｌ００－５完成系統(tǒng)控制。圖４是ＨＹ５７Ｖ２８１６２０Ｅ內(nèi)部結(jié)構(gòu)以及與ＣＰＬＤ接口的系統(tǒng)連接圖。接口控制原理類似２．２所述。不同的是，ＨＹ５７Ｖ２８１６２０Ｅ內(nèi)部由行列地址譯碼、多塊大容量存儲(chǔ)單元陣列和一些邏輯控制模塊組成。

　?。常场〕绦蛟O(shè)計(jì)

　　這里，主要采用２．３中設(shè)立頭尾兩個(gè)指針的思想。與ＳＲＡＭ不同的是，ＤＲＡＭ采用的矩形存儲(chǔ)單元陣列是由行線和列線來控制，并且內(nèi)部采用分塊結(jié)構(gòu)，這里ＨＹ５７Ｖ２８１６２０Ｅ由４塊存儲(chǔ)單元組成，通過ＢＡｌ和ＢＡ０來控制。在寫數(shù)據(jù)操作的時(shí)候，當(dāng)存放數(shù)據(jù)長度超過當(dāng)前存儲(chǔ)單元容量時(shí)，需要ＣＰＬＤ切換至下一存儲(chǔ)塊進(jìn)行存儲(chǔ)，同樣，讀操作的時(shí)候也存在這種操作，即如果ＳｔａｒｔＰｏｓ或者ＥｎｄＰｏｓ超過了存儲(chǔ)塊容量，這里是２?。埃梗贰。保担?，則通過一個(gè)模４計(jì)數(shù)器控制切換至下一個(gè)存儲(chǔ)塊。

　　３．４　時(shí)序控制

　　寫入（或讀出）數(shù)據(jù)的時(shí)候，ＣＰＬＤ需要模擬ＦＩ－ＦＯ基本的寫（或讀）操作時(shí)序：ＣＰＬＤ接收到ｎＷＥＮ（ｎＲＥＮ）和ＷＣＬＫ（ＲＣＬＫ），即當(dāng)ｎＷＥＮ（ｎＲＥＮ）為低，ＷＣＬＫ（ＲＣＬＫ）為上升沿時(shí)，將當(dāng)前Ｉ／Ｏ上的數(shù)據(jù)寫入（讀出）。在數(shù)據(jù)寫入（讀出）ＲＡＭ的時(shí)候，ＣＰＬＤ應(yīng)按照ＨＹ５７Ｖ２８１６２０Ｅ器件的寫（讀）時(shí)序來控制寫（讀）操作：ＣＰＬＤ首先控制ｎＲＡＳ從高電平變至低電平，選擇行地址。再通過控制ｎＣＡＳ選擇列地址。這里，當(dāng)寫入（或讀出）數(shù)據(jù)在同一塊當(dāng)中進(jìn)行，可以保持ｎＲＡＳ低電平，連續(xù)選擇多列數(shù)據(jù)操作（也稱作快頁模式讀寫）。當(dāng)數(shù)據(jù)地址超過塊容量，則需要重新選擇行地址，然后再進(jìn)行連續(xù)多列數(shù)據(jù)讀寫操作。讀寫使能控制和ＳＲＡＭ類似，通過ｎＯＥ和ｎＷＥ（低有效）來控制。

　　圖５是ＤＲＡＭ主要讀寫控制時(shí)序?？梢钥闯?，影響所構(gòu)建ＦＩＦＯ讀寫速度的主要因素是ｔＰＣ，這也是決定ＤＲＡＭ速率的關(guān)鍵所在，因此，所構(gòu)建ＦＩＦ０的理論速度也應(yīng)該接近ＤＲＡＭ頻率。同時(shí)，還必須考慮ＤＲＡＭ的刷新操作。這里，系統(tǒng)采用ｎＣＡＳ先于ｎＲＡＳ的方式（ＣＢＲ），即控制ｎＣＳ、ｎＣＡＳ、ｎＲＡＳ，并保持ｎＷＥ為高電平，利用芯片內(nèi)部計(jì)數(shù)器決定要被刷新的行。ＨＹ５７Ｖ２８１６２０Ｅ提供了這種自刷新模式，刷新速率由ｔＲＥＦ來決定，通常為６４?。恚?。在系統(tǒng)或某存儲(chǔ)塊長時(shí)間無操作的情況下，需要定時(shí)刷新，以保持?jǐn)?shù)據(jù)完整。

　?。础?shí)驗(yàn)結(jié)果和分析

　　圖６是用ＱｕａｒｔｕｓⅡ４．Ｏ根據(jù)２．３中設(shè)立的頭尾指針?biāo)惴ㄔO(shè)計(jì)仿真出來的時(shí)序波形。

　　可以看出，系統(tǒng)從０ｘ０００底開始寫數(shù)據(jù)，當(dāng)寫入３個(gè)數(shù)據(jù)時(shí)，ＥｎｄＰｏｓ增加到Ｏｘ００３，再進(jìn)行３個(gè)數(shù)據(jù)讀操作，即ＳｔａｒｔＰｏｓ增加到０ｘ００３，此時(shí)，所構(gòu)建的ＦＩＦＯ是讀空狀態(tài)，可以看到讀空信號(hào)Ｅｍｐｔｙ在這時(shí)變?yōu)楦唠娖?，達(dá)到ＦＩＦＯ設(shè)計(jì)所需要求。

　　還需要注意：由于所采用的ＲＡＭ只采用一個(gè)數(shù)據(jù)總線作為輸入輸出，因此在寫數(shù)據(jù)的時(shí)候不能進(jìn)行讀操作。而常用ＦＩＦＯ器件可以同時(shí)讀寫。所以，如果要在同一時(shí)間內(nèi)進(jìn)行讀和寫操作，那么需要在一個(gè)ＦＩＦＯ讀寫時(shí)鐘周期內(nèi)對ＲＡＭ進(jìn)行讀寫等多個(gè)操作，這時(shí)所構(gòu)建的ＦＩＦＯ速率將降低。

　　此外，在與ＤＲＡＭ構(gòu)建高速ＦＩＦＯ時(shí)，由于存儲(chǔ)塊選擇需要一定時(shí)間操作，因此跨塊存儲(chǔ)操作在頻率較高時(shí)會(huì)影響正常的數(shù)據(jù)讀寫，出現(xiàn)個(gè)別數(shù)據(jù)丟失情況。而且當(dāng)某段時(shí)間進(jìn)行刷新操作時(shí)，有突發(fā)數(shù)據(jù)需要讀或?qū)?，這時(shí)不允許中斷。解決這種問題的辦法是用一個(gè)Ｉ／Ｏ引腳（ｎＲＥＡＤＹ）標(biāo)識(shí)出當(dāng)前所構(gòu)建的ＦＩＦＯ是否可讀寫，如果有上述情況發(fā)生，則ｎＲＥＡＤＹ為高，可以讀寫時(shí)為低。

　　常用的ＦＩＦＯ器件還有半滿、接近滿、接近空等狀態(tài)指示，可以在上述構(gòu)建ＦＩＦＯ的基礎(chǔ)上加上簡單的邏輯控制，計(jì)算ＳｔａｒｔＰｏｓ和ＥｎｄＰｏｓ之間的差值，根據(jù)當(dāng)前是寫操作還是讀操作來指示。其他狀態(tài)信號(hào)也可以通過ＣＰＬＤ經(jīng)由邏輯運(yùn)算很方便地實(shí)現(xiàn)。同時(shí)，讀和寫同步時(shí)鐘可以不一致，這樣就可以很方便地構(gòu)成同步或者異步兩種ＦＩＦＯ，具有很好的可擴(kuò)展性。

　?。怠〗Y(jié)束語

　　現(xiàn)在，ＳＲＡＭ的數(shù)據(jù)傳輸速率可以達(dá)到１０?。睿笠詢?nèi)，ＤＲＡＭ要比ＳＲＡＭ稍慢一些。因此，ＳＲＡＭ通常用于高速緩沖存儲(chǔ)，而ＤＲＡＭ則通常用來存儲(chǔ)較大的數(shù)據(jù)。從成本來考慮，ＤＲＡＭ比ＳＲＡＭ成本要低得多。

　　采用本文給出的結(jié)構(gòu)和設(shè)計(jì)思想，避免了以往主ＣＰＵ接管ＲＡＭ時(shí)的一系列復(fù)雜讀寫操作，而直接類似ＦＩＦＯ使用，接口簡單方便，而且避開了傳統(tǒng)ＦＩＦＯ器件容量和成本的限制。本文通過理論分析，實(shí)際電路設(shè)計(jì)調(diào)試，已成功實(shí)現(xiàn)用兩種不同結(jié)構(gòu)的ＲＡＭ構(gòu)建ＦＩＦ０，并應(yīng)用于多個(gè)實(shí)時(shí)高速信號(hào)采集系統(tǒng)中。

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