DDR SDRAM的信號例如圖1所示，在這里，作為4M×16位×4塊結(jié)構(gòu)的256M位的DDR SDRAM，我們以ELPIDA公司（NEO與日立的合資公司）的HM5425161B為例進行說明。在同步DRAM的基礎(chǔ)上添加的信號標注了※符號，與DRAM控制器的連接如圖2所示。首先我們針對這些信號進行說明。

　　圖1 DDR－SDRAM的信號

　　圖2 DDR－SDRAM的連接

　　1.  CLK（反相時鐘）
 
　　同步DRAM只有一個時鐘輸入，與上升沿同步進行操作，而DDR－SDRAM同時也利用反相時鐘。在DMU／DML（數(shù)據(jù)屏蔽）、DQSU／DQSL（數(shù)據(jù)選通）和DQn（數(shù)據(jù)）的采樣時利用CLK、CLK兩種時鐘。
 
　　因為在上述以外信號輸入的采樣時只利用CLK，所以認為該信號只應用于數(shù)據(jù)傳輸中即可。
 
　　2.  DQSU／DQSL
 
　　在DDR-SDRAM的情況下，因為數(shù)據(jù)傳輸是非?？斓?，因此在DRAM控制器與DRAM元件之間存在信號偏移的問題。為此，在數(shù)據(jù)傳輸時，我們利用DQSU／DQSL判斷數(shù)據(jù)是否確定。該信號可雙向使用。
 
　　讀操作時，如果接收到來自DRAM控制器的READ指令，則DDR-SDRAM將DQS信號設(shè)為低電平，然后結(jié)合數(shù)據(jù)切換DQS。雖然DDR-SDRAM與同步DRAM在指令的傳輸上是相同，都在CLK的上升沿進行，但DDR－SDRAM的CAS延遲時間值采用整數(shù)或者整數(shù)＋0．5的值，所以當CAS延遲時間是整數(shù)時，DQS與CLK同相；當CAS延遲時間是整數(shù)＋0．5時，DQS與CLK同相。在主機方面，不是單純地與時鐘同步接受數(shù)據(jù)，而是根據(jù)是否切換了DQS信號來提取數(shù)據(jù)。
 
　　寫操作時，DRAM控制器在數(shù)據(jù)傳輸開始之前將DQS設(shè)置為低電平，數(shù)據(jù)確定后再進行切換DQS的操作。DDR－SDRAM是要結(jié)合DQS信號提取數(shù)據(jù)的。

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