TD-SCDMA系統(tǒng)的基帶處理流程如圖1所示。其中，傳輸信道編碼復(fù)用包括以下一些處理步驟：CRC校驗、傳輸塊級聯(lián)/分割、信道編碼、無線幀均衡、第 1次交織、無線幀分割、速率匹配、傳輸信道復(fù)用、比特擾碼、物理信道分割、第2次交織、子幀分割、物理信道映射等，如圖2所示。

圖1 TD-SCDMA基帶處理框圖

圖2 傳輸信道編碼復(fù)用結(jié)構(gòu)

　　在圖2中，每個傳輸信道(TrCH)對應(yīng)一個業(yè)務(wù)，由于各種業(yè)務(wù)對時延的要求不同，所以其傳輸時間間隔(TTI)是不同的，TTI可以是10ms、20ms、40ms或80ms。

　　實現(xiàn)方案

　　本文提出了DSP＋FPGA線性流水陣列結(jié)構(gòu)的實現(xiàn)方案：使用DSP與大規(guī)模FPGA協(xié)同處理基帶發(fā)送數(shù)據(jù)。該處理單元以DPS芯片為，構(gòu)造一個小的DSP系統(tǒng)。

　　在基帶處理單元中，低層的信號預(yù)處理算法處理的數(shù)據(jù)量大，對處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對比較簡單，因而適于用FPGA進(jìn)行硬件實現(xiàn)，這樣能同時兼顧速度及靈活性。相比之下，高層處理算法的特點是所處理的數(shù)據(jù)量較低層算法少，但算法的控制結(jié)構(gòu)復(fù)雜，適于用運(yùn)算速度高、尋址方式靈活、通信機(jī)制強(qiáng)大的DSP芯片來實現(xiàn)。

　　DSP處理器利用其強(qiáng)大的I/O功能實現(xiàn)單元電路內(nèi)部和各個單元之間的通信。從DSP的角度來看，F(xiàn)PGA相當(dāng)于它的協(xié)處理器。DSP通過本地總線對 FPGA進(jìn)行配置、參數(shù)設(shè)置及數(shù)據(jù)交互，實現(xiàn)軟硬件之間的協(xié)同處理。DSP和FPGA各自帶有RAM，用于存放處理過程所需要的數(shù)據(jù)及中間結(jié)果。除了 DSP芯片和FPGA外，硬件設(shè)計還包括一些外圍的輔助電路，如Flash EEPROM、外部存儲器等。其中，F(xiàn)lash EEPROM中存儲了DSP的執(zhí)行程序；外部存儲器則作為FPGA的外部RAM擴(kuò)展，用于存放數(shù)據(jù)處理過程中所需的映射圖樣。

　　基帶處理單元的需求估計

　　基帶處理單元的需求估計主要包含以下兩個方面：

　　1.各個業(yè)務(wù)傳輸通道的數(shù)據(jù)處理：以對稱情況下無線信道承載的業(yè)務(wù)速率384kbps為例進(jìn)行分析。傳輸塊大小為336bit，24塊級聯(lián)，加上 CRC，系統(tǒng)在1個10ms幀內(nèi)所要處理的數(shù)據(jù)量為8448bit：根據(jù)3GPP協(xié)議TS 25.222規(guī)定的下行數(shù)據(jù)基帶處理流程(見圖2)，并按固定位置復(fù)用的方式進(jìn)行處理，每個數(shù)據(jù)位必須經(jīng)過多13個環(huán)節(jié)的處理過程，估算平均每環(huán)節(jié)上每比特的處理要求為23條指令。則10ms內(nèi)必須完成的處理指令數(shù)是：8448×13×23=2525952條。對應(yīng)的處理能力要求是252MIPS。

　　2.消息處理：包含消息的解釋、對應(yīng)控制參數(shù)的計算、發(fā)給對應(yīng)的FPGA。估計不超過一條承載64kbps業(yè)務(wù)的無線信道的基帶數(shù)據(jù)處理的需求。

　　綜合考慮上述兩個方面，則整個基帶數(shù)據(jù)處理的等效需求是：

　　以TMS320C5510為例，其主時鐘能工作在160MHz或200MHz，運(yùn)算速度達(dá)400MIPS?；贑的軟件開發(fā)環(huán)境和匯編級并行處理的優(yōu)化程序，優(yōu)化后的并行執(zhí)行效率一般為80%，等效的處理能力為320MIPS?？梢?，若將整個基帶數(shù)據(jù)處理交給該DSP芯片完成，其處理能力無法滿足整個處理單元的需求，而且，隨著視頻電話、手機(jī)電視等大數(shù)據(jù)量業(yè)務(wù)的應(yīng)用，數(shù)據(jù)處理需求量將更大。因此，在基帶處理的實現(xiàn)方案中，數(shù)據(jù)量小的業(yè)務(wù)，如隨路信令、 AMR語音業(yè)務(wù)可由DSP處理；而數(shù)據(jù)量大的業(yè)務(wù)，如64kbps、144kbps和384kbps速率的業(yè)務(wù)，大部分處理環(huán)節(jié)由FPGA完成。具體實現(xiàn)如下：

　　DSP作為主控單元，完成數(shù)據(jù)提取、消息解析和部分基帶數(shù)據(jù)處理功能，如第二次交織和成幀等；

　　FPGA則在DSP的調(diào)度下完成基帶數(shù)據(jù)處理環(huán)節(jié)中大部分比較耗時的處理功能，如：CRC校驗、信道編碼、速率匹配等，在接收端可用于Viterbi譯碼、聯(lián)合檢測等。

　　在384kbps業(yè)務(wù)信道加隨路信令的處理中，384Rbps業(yè)務(wù)數(shù)據(jù)由DSP通過同步高速接口，以DMA方式遞交給FPGA，在FPGA中處理；而隨路信令因其數(shù)據(jù)量小，在FPGA處理384kbps業(yè)務(wù)數(shù)據(jù)時，隨路信令數(shù)據(jù)在DSP中同時處理。此方法減少了數(shù)據(jù)處理時間，提高了處理速度。