摘  要：本文提出了一種以SD(Singed_Digit)數表示的求和計算方法，克服了傳統(tǒng)的二進制數表示求和過程中產生的進位對運算速度的限制。并在此基礎上應用硬件描述語言(VHDL)設計實現了基于可編程邏輯器件(PLD)的SD加法器，簡化了求和運算過程。實驗證明，通過這種算法可得到運算速度高、電路結構簡單的高速加法器。以滿足數字信號處理(DSP)系統(tǒng)的高性能要求。

     關鍵詞：PLDSD數表示   SD加法器   DSP

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      信息社會的標志性產品是電子產品，現代電子產品的性能越來越高，復雜度越來越大。在當今信息時代，數字技術已成主流。數字信號處理技術(DSP)在許多領域內具有廣泛的用途，如雷達、圖象處理、數據壓縮和數字通信機等。傳統(tǒng)的解決數字信號系統(tǒng)設計問題的方法主要有兩種：(1)采用DSP處理器，(2)采用固定功能的DSP器件或ASIC器件。隨著DSP系統(tǒng)復雜程序和功能要求的提高，這些DSP解決方案暴露出缺陷。DSP處理器方案成本低，但處理數據的實時性能差，限制了它在高速和實時系統(tǒng)中的應用；固定功能的DAP器件或ASIC器件可提供良好的實時性，但其靈活性差，不適合在實驗室或技術開發(fā)等場和使用?，F在，大規(guī)?？删幊踢壿嬈骷镈SP提供了第三種方案，CPLD及FPGA和DSP技術結合，能夠在集成度、速度和系統(tǒng)功能方面滿足DSP的需要，同時具備DSP處理器的靈活性和固定功能DSP芯片的實時性^［2］。

      加法器和乘法器是構成所有DSP系統(tǒng)的基本結構。加法器是基本的DSP算法，無論乘法、減法、除法或FFT運算終也要分解為加法運算。應用傳統(tǒng)的二進制數表示實現的許多超大規(guī)模集成運算電路可完成大量數據的實時運算，但進位限制了運算速度^［3］。因此，一個沒有進位的求和運算系統(tǒng)是眾所期望的。

      SD數是一種性能優(yōu)良的數值表示形式^［4］，在運算過程中可限制進位的產生，且位數的增加不影響運算速度，實現了真正意義上的并行運算。在本文中我們提出了一種新型的基于以2為基數p位SD數表示的加法電路。以下給出了SD數的表示方法，并用SD數在可編程邏輯器件［2］上用硬件描述語言(VHLD)實現SD加法器。

1  以2為基數的SD數表示方法

2  用SD數表示的求和算法

      應用以上SD數表示方法，無需進位即可實現加法運算。而通常以二進制數表示的加法運算過程中都要產生因為，位數越多產生的進位越多，將嚴重影響運算速度_［1］。兩個p位SD數相加，即s=a+b，可通過以下兩步實現。

    設c_i、m_i和s_i分別是第i位SD數(i=0,1,2,…，p-1)的中間進位、中間和及結果，每一位都按以下兩個步驟進行計算。


p=5時，a=(1,0,-1,-1,-1)_SD＝9，b=(1,-1,0,-1,-1)_SD＝5，圖1說明了不同p值的SD數表示的5+9=14的計算過程。

　

 

      由圖1可知，應用以上算法實現的求和過程只需兩步即可完成，且運算速度與操作數位數無關。而傳統(tǒng)的二進制數求和運算則有進位產生，并行進位加法器結構簡單，但產生的進位信號逐級傳遞，降低了運算速度，操作數位數越多，運算速度越慢；超前進位加法器可縮短運算進間，但增加了電路復雜程度，當加法器位數增加時電路的復雜程度隨之急劇上升［1］。SD加法器可克服其缺點。

3  用VHLD實現SD加法器

      根據SD數求和算法基礎上，圖2給出了SD加法器的方框圖。一個p位SD加法器由p個基本運算單元SD全加器(SDFA)組成，每一個SDFA包含ADD1和ADD2，ADD1執(zhí)行上述算法中的步，ADD2執(zhí)行第二步。SDFA的邏輯電路可用VHDL實現。

      VHDL是一種全方位的硬件描述語言，包括從系統(tǒng)到電路的所有設計層次［6］。在描述風格上VHDL支持結構、數據流行和行為3種描述形式的混合描述，幾乎覆蓋了以往各種語句描述語言的功能。整個自頂向下或自底向上的電路設計過程都可以用VHDL來完成［5］。本文應用HVDL設計以上提出的SD求和算法電路-SD加法器。

 

　

      表1中規(guī)定了以2為基數SD數a_i的二進制表示方法，其中a_i(1)是a_i的符號，a_i(0)是a_i的絕地值。因此，以2為基數的p位SD數可由2p維向量表示：

　

      圖2說明了上述算法所描述的SD數求和過程?，F在考慮基本運算單元SDFA，每一個SDFA中的ADD1都有8個二進制輸入信號，可通過改變式(6)、(7)的條件減少輸入信號。

　

   OR是邏輯或運算符，上式中由于abs（a_i）≠abs(b_i)，所以T＝1時，（a_i+b_i)=-1,TＬ＝1時(a_i-1＋b_i-1＋b_i-1∈｛-1，0｝，條件的變化仍能確保m_i和c_i-1符號不同，s_i∈｛-1，0，1｝，因此ADD1的輸入信號由8個減少到6個，簡化了邏輯電路。根據以上描述的輸入、輸出信號之間的邏輯關系即可用VHDL在PLD上設計出SDFA的邏輯圖^{［2］［5］}。

4  結論

      本文提出的SD數表示方法，值域寬，表示靈活方便，基于SD數的求和算法速度高、電路簡單，運算速度不受進位和操作數位數的限制，可實現高速求和運算。DSP系統(tǒng)中的數值計算和數據處理都是在求和運算基礎上實現的，求和運算的速度直接影響整個系統(tǒng)的運行速度。因此，本文用VHDL在PLD上實現的SD加法器可同時滿足DSP系統(tǒng)對靈活性和實時性的要求，在DSP領域中具有重要的實用價值。

  

參考文獻:

[1]. CPLD datasheet http://www.hbjingang.com/datasheet/CPLD_1136600.html.