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高速數(shù)據(jù)采集系統(tǒng)中的存儲(chǔ)與傳輸控制邏輯設(shè)計(jì)

出處:哈爾濱理工大學(xué)測(cè)控技術(shù)與通信工程學(xué)院 童子權(quán) 發(fā)布于:2007-09-21 10:17:56


   隨著信息科學(xué)的飛速發(fā)展,數(shù)據(jù)采集和存儲(chǔ)技術(shù)廣泛應(yīng)用于雷達(dá)、通信、遙測(cè)遙感等領(lǐng)域。在高速數(shù)據(jù)采集系統(tǒng)中,由adc轉(zhuǎn)換后的數(shù)據(jù)需要存儲(chǔ)在存儲(chǔ)器中,再進(jìn)行相應(yīng)的處理,保證快速準(zhǔn)確的數(shù)據(jù)傳輸處理是實(shí)現(xiàn)高速數(shù)據(jù)采集的一個(gè)關(guān)鍵。由于高速adc的轉(zhuǎn)換率很高,而大容量ram相對(duì)adc輸出速度較慢,保持高速數(shù)據(jù)存儲(chǔ)過(guò)程的可靠性、實(shí)時(shí)性是一個(gè)比較棘手的問(wèn)題。對(duì)于數(shù)據(jù)采集系統(tǒng)中的大容量高速度數(shù)據(jù)存儲(chǔ)、傳輸,本文提出一種基于fpga的多片ram實(shí)現(xiàn)高速數(shù)據(jù)的存儲(chǔ)和傳輸?shù)姆桨福?yīng)用于1gs/s數(shù)據(jù)采集系統(tǒng)中,實(shí)現(xiàn)了以低成本ram完成高速實(shí)時(shí)數(shù)據(jù)存儲(chǔ)系統(tǒng)的設(shè)計(jì)。

方案選擇


    高速的數(shù)據(jù)采集速度是保證數(shù)據(jù)采集的標(biāo)準(zhǔn),但往往在數(shù)據(jù)處理時(shí)并不需要以同樣的速度來(lái)進(jìn)行,否則對(duì)硬件的需求太高,成本也較高。這就需要有一個(gè)數(shù)據(jù)緩存單元,將數(shù)據(jù)有效地存儲(chǔ),再根據(jù)系統(tǒng)需求進(jìn)行數(shù)據(jù)處理。


   通常構(gòu)成高速緩存的方案有三種。種是fifo(先進(jìn)先出)方式。fifo存儲(chǔ)器就像數(shù)據(jù)管道一樣,數(shù)據(jù)從管道的一頭流入,從另一頭流出,先進(jìn)入的數(shù)據(jù)先流出。fifo具有兩套數(shù)據(jù)線而無(wú)地址線,可在其一端寫操作而在另一端讀操作,數(shù)據(jù)在其中順序移動(dòng),因而能夠達(dá)到很高的傳輸速度和效率,且由于省去了地址線而有利于pcb板布線。缺點(diǎn)是只能順序讀寫數(shù)據(jù),不易靈活控制,而且大容量的高速fifo非常昂貴。


    第二種是雙口ram方式。雙口ram具有兩套獨(dú)立的數(shù)據(jù)、地址和控制總線,因而可從兩個(gè)端口同時(shí)讀寫而互不干擾,并可將采樣數(shù)據(jù)從一個(gè)端口寫入,而由控制器從另一個(gè)端口讀出。雙口ram也能達(dá)到很高的傳輸速度,并且具有隨機(jī)存取的優(yōu)點(diǎn),缺點(diǎn)是大容量的高速雙口ram的價(jià)格很昂貴。
   第三種是高速sram切換方式。高速sram只有一套數(shù)據(jù)、地址和控制總線,可通過(guò)三態(tài)緩沖門分別接到a/d轉(zhuǎn)換器和控制器上。當(dāng)a/d采樣時(shí),sram由三態(tài)門切換到a/d轉(zhuǎn)換器一側(cè),以使采樣數(shù)據(jù)寫入其中。當(dāng)a/d采樣結(jié)束后,sram再由三態(tài)門切換到控制器一側(cè)進(jìn)行讀寫。這種方式的優(yōu)點(diǎn)是sram可隨機(jī)存取,同時(shí)較大容量的高速sram有現(xiàn)成的產(chǎn)品可供選擇。


   從降低成本上考慮,采用第三種方式實(shí)現(xiàn)大容量數(shù)據(jù)存儲(chǔ)功能。結(jié)合1gs/s數(shù)據(jù)采集系統(tǒng)的要求,存儲(chǔ)深度為4mb。選擇issi公司的靜態(tài)ram,由8片is61lv25616構(gòu)成4mb測(cè)試數(shù)據(jù)的存儲(chǔ)。

  數(shù)據(jù)存儲(chǔ)設(shè)計(jì)


● 數(shù)據(jù)流控制


   adc為雙通道500ms/s的轉(zhuǎn)換率,8bit的垂直分辨率,轉(zhuǎn)換數(shù)據(jù)的輸出是每通道i、q兩個(gè)方向上差動(dòng)輸出,在差動(dòng)時(shí)鐘500mhz的驅(qū)動(dòng)下,可以實(shí)現(xiàn)1gs/s的實(shí)時(shí)采樣率,由adc輸出的4路轉(zhuǎn)換數(shù)據(jù)流輸出分別為250ms/s。而is61lv256系列ram的速度級(jí)別為10ns或12ns,這樣數(shù)據(jù)必須經(jīng)過(guò)fpga進(jìn)行緩存以后,才可以再次存入ram。


   is61lv25616系列ram芯片有16位數(shù)據(jù)線,18位地址寬度,同時(shí)還包括數(shù)據(jù)讀rd、寫wr及片選cs等控制信號(hào)。將8片ram并行連接到fpga上,組成數(shù)據(jù)采集的存儲(chǔ)單元。


   將從adc輸出ai[8...0]、aq[8...0]、bi[8...0]、bq[8...0],每路信號(hào)都為lvds輸出,共32位為一組轉(zhuǎn)換數(shù)據(jù)data[31...0],速率為250ms/s,要將這個(gè)速度在fpga內(nèi)部降至ram可接受的范圍。選用cycloneii系列fpga,其內(nèi)部時(shí)鐘可工作在402.5mhz,支持單端和高速差動(dòng)標(biāo)準(zhǔn)i/o接口,對(duì)于250ms/s的數(shù)據(jù)流完全可以接收。利用fpga內(nèi)部的d觸發(fā)器作為緩沖,經(jīng)過(guò)4級(jí)緩沖之后分別得到dbo[127...0],這樣數(shù)據(jù)速度降為62.5ms/s。經(jīng)過(guò)緩沖后的數(shù)據(jù)已經(jīng)在選用的ram接受速度級(jí)別內(nèi),將得到128位的數(shù)據(jù)作為8片ram的數(shù)據(jù)線,完成了數(shù)據(jù)流的控制。

● 地址發(fā)生器設(shè)計(jì)

  每次讀寫數(shù)據(jù)時(shí),必須提供數(shù)據(jù)的存儲(chǔ)位置,以讀寫信號(hào)作為時(shí)鐘計(jì)數(shù)信號(hào),順序產(chǎn)生地址信號(hào),其中nwe是ram的寫數(shù)據(jù)信號(hào),noe是讀數(shù)據(jù)信號(hào),二者都是低電平有效,選擇ab[17...0]作為ram組的地址信號(hào)。cnten是地址計(jì)數(shù)器的使能信號(hào),由讀取/寫入數(shù)據(jù)的深度決定,當(dāng)未完成讀取/寫入的數(shù)據(jù)時(shí),cnten=0,此時(shí)允許讀/寫操作繼續(xù)執(zhí)行;當(dāng)讀/寫操作完成時(shí),相應(yīng)的地址信號(hào)將cnten設(shè)置為1,則停止地址計(jì)數(shù)。

● 讀寫數(shù)據(jù)的設(shè)計(jì)


在設(shè)計(jì)好采集數(shù)據(jù)的地址發(fā)生單元后,接下來(lái)就是配合時(shí)序進(jìn)行讀寫操作。

   對(duì)于單片ram的操作比較簡(jiǎn)單,但是要將數(shù)據(jù)順序?qū)懭?片ram中,就要求對(duì)上一片ram寫操作完成后,系統(tǒng)能夠設(shè)置下一個(gè)待操作的ram有效,128位數(shù)據(jù)線分別對(duì)應(yīng)8片ram的數(shù)據(jù)線,由于地址線和讀寫使能線公用,則需要分別設(shè)置每個(gè)ram的片選,以區(qū)別當(dāng)前操作是針對(duì)哪一個(gè)ram。片選信號(hào)可以由譯碼器產(chǎn)生。讀操作時(shí)設(shè)置相應(yīng)ram的片選有效,即可讀出存儲(chǔ)的數(shù)據(jù),而進(jìn)行寫操作時(shí),則可以設(shè)置所有的ram片選有效,將采集到的數(shù)據(jù)同時(shí)并行的寫入8片ram中。根據(jù)這些描述,片選信號(hào)的設(shè)計(jì)如圖5所示。niomd為操作的狀態(tài)信號(hào),說(shuō)明當(dāng)前的操作是讀狀態(tài)或是寫狀態(tài),讀數(shù)據(jù)情況下設(shè)置為1,片選信號(hào)分別有效,寫數(shù)據(jù)情況下設(shè)置為0,所有ram均處于片選有效狀態(tài)下,可以同時(shí)寫入數(shù)據(jù)。這樣的設(shè)計(jì)也是為了配合系統(tǒng)的需求,一般的,讀取數(shù)據(jù)的速度相對(duì)于寫數(shù)據(jù)來(lái)說(shuō)還是要快一些的。

仿真驗(yàn)證

    將上述設(shè)計(jì)方案整合后,配合其他控制信號(hào)的設(shè)計(jì),就完成了數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)存儲(chǔ)功能的設(shè)計(jì)。在quartusii軟件中對(duì)上述設(shè)計(jì)進(jìn)行波形仿真,可以看到設(shè)置set值及相應(yīng)的狀態(tài)控制信號(hào),則在vdb端就可以按照cs指示的相應(yīng)的ram芯片中順序讀出預(yù)先存入的數(shù)據(jù)。按照?qǐng)D中所示的狀態(tài)寄存器設(shè)置,讀取深度設(shè)置寄存器設(shè)置為值set[4...1]=000,即只讀每片ram的存儲(chǔ)數(shù)據(jù),則地址發(fā)生器的值為8,從圖中可以看到當(dāng)?shù)刂钒l(fā)生器輸出值增加到8時(shí),we跳變?yōu)楦唠娖?,ram的讀使能無(wú)效。由于ab[3]=1,使得cnten=1,地址發(fā)生器的計(jì)數(shù)時(shí)鐘使能無(wú)效,計(jì)數(shù)器停止計(jì)數(shù),完成一輪數(shù)據(jù)的讀取操作。

    當(dāng)前數(shù)據(jù)線上的數(shù)據(jù)串db=0010,0011,1010,1110,1101,0011,1001,0111,片選信號(hào)cs低電平有效,當(dāng)cs=11011111時(shí),即選中按順序由低位到高位計(jì)算的第6片ram,此時(shí)對(duì)應(yīng)的在vdb上讀出的數(shù)據(jù)應(yīng)該為db的第6個(gè)數(shù)據(jù)值,即為1010。
結(jié)語(yǔ)

  fpga的內(nèi)部資源,設(shè)計(jì)靈活的邏輯控制,完成高速大容量數(shù)據(jù)采集的存儲(chǔ)和傳輸設(shè)計(jì),本文提出的設(shè)計(jì)方案可以在選用低成本、操作簡(jiǎn)單的靜態(tài)ram組的情況下,實(shí)現(xiàn)實(shí)時(shí)大容量數(shù)據(jù)存儲(chǔ)需求的一種設(shè)計(jì)方法,并在eda軟件中進(jìn)行了仿真驗(yàn)證,成功地應(yīng)用在1gs/s數(shù)據(jù)采集模塊中。
 



  
關(guān)鍵詞:高速數(shù)據(jù)采集系統(tǒng)中的存儲(chǔ)與傳輸控制邏輯設(shè)計(jì)IS61LV25616IS61LV256FIFO

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