在FPGA系統(tǒng)中，實(shí)現(xiàn)對外部A/D數(shù)據(jù)采集電路的控制接口邏輯，由于其邏輯功能不是很復(fù)雜，因此可采用自定義的方式。采用這種方法進(jìn)行設(shè)計(jì)有兩種途徑。①從軟件上去實(shí)現(xiàn)。這種方案將NIOS處理器作為一個主控制器，通過編寫程序來控制數(shù)據(jù)轉(zhuǎn)換電路。由于NIOS處理器的工作頻率相對于外部設(shè)備來說要高出許多，故此種方法會造成CPU資源極大的浪費(fèi)；②用FPGA 的邏輯資源來實(shí)現(xiàn)A/D采集電路的控制邏輯。FPGA有著豐富的邏輯資源和接口資源，在其中實(shí)現(xiàn)并行的數(shù)據(jù)采集很少會受到硬件資源的限制，在功能上，設(shè)計(jì)的接口控制邏輯相當(dāng)于一個主控制器，它是針對具體的外部電路而實(shí)現(xiàn)的，容易滿足要求、又能節(jié)約資源，提高系統(tǒng)性能。因此，采用硬件邏輯去實(shí)現(xiàn)控制將是一種較好的方式。

設(shè)計(jì)方案

      通過對系統(tǒng)需求進(jìn)行仔細(xì)分析，此模塊的功能設(shè)計(jì)可分為數(shù)據(jù)采集控制邏輯、數(shù)據(jù)接口、數(shù)據(jù)處理邏輯三部分，其整體功能框架圖
   說明：AVALON總線主要是用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程單芯片系統(tǒng)。 

功能描述

*數(shù)據(jù)采集控制邏輯：產(chǎn)生A/D轉(zhuǎn)換需要的控制信號。
*數(shù)據(jù)接口：提供一個外部A/D采集的數(shù)據(jù)流向AVALON總線的數(shù)據(jù)通道，主要是完成速度匹配，接口時序轉(zhuǎn)換。
*數(shù)據(jù)處理單元：此部分主要是提供一些附加功能，如檢測外部信號或內(nèi)部其它單元的工作狀態(tài)，進(jìn)行簡單信息處理。

設(shè)計(jì)分析

數(shù)據(jù)采集控制邏輯

     在此以典型的模數(shù)轉(zhuǎn)換芯片ADC0804為例，進(jìn)行電路設(shè)計(jì)，ADC0804的數(shù)據(jù)寬度為8位，數(shù)據(jù)轉(zhuǎn)換時間快為100ms，轉(zhuǎn)換時鐘信號可以由內(nèi)部施密特電路和外接RC電路構(gòu)成的震蕩器產(chǎn)生，也可以直接由外部輸入，其頻率范圍：100KHz~1460KHz。在本設(shè)計(jì)中ADC0804的時鐘為輸入頻率。

      由ADC0804的時序可知，轉(zhuǎn)換過程由一個寫信號啟動，轉(zhuǎn)換完成后，輸出INTR信號，此時可以讀取數(shù)據(jù)。之后即可進(jìn)入下一個轉(zhuǎn)換周期。由ADC0804的轉(zhuǎn)換時間可知，其采集頻率為10KHz，只要用戶設(shè)置的采樣頻率不超過這個數(shù)值，ADC0804就可以正常的工作。因此設(shè)計(jì)時要注意兩點(diǎn)：①寫信號的頻率要低于ADC0804的轉(zhuǎn)換頻率；②在寫信號之后至少要有100ms的時延，才能輸出讀信號。

     在此，提出兩種方法來實(shí)現(xiàn)ADC0804的控制信號時序：①主動模式—控制電路啟動A/D轉(zhuǎn)換后，在INTR信號的作用下，輸出讀信號，同時從ADC0804的數(shù)據(jù)總線上讀入數(shù)據(jù)，之后輸出一個寫信號，開始下轉(zhuǎn)換。②被動模式—ADC0804的讀寫信號完全由控制電路按照固定的時序產(chǎn)生，與其自身輸出無關(guān)。

數(shù)據(jù)接口

     相對于AVALON總線信號來說，A/D采樣的速率非常低，而且，AVALON總線的接口信號和ADC0804數(shù)據(jù)輸出的接口信號時序不一致。因此，要實(shí)現(xiàn)滿足要求的數(shù)據(jù)通道，要做到兩點(diǎn)：①數(shù)據(jù)緩沖，實(shí)現(xiàn)速率匹配；②信號隔離，實(shí)現(xiàn)接口時序的轉(zhuǎn)換。解決這兩點(diǎn)，可以將兩端口通過一個異步的FIFO連接，該FIFO應(yīng)該是可以在不同的時鐘信號下進(jìn)行異步的讀寫。這樣的一個FIFO的實(shí)現(xiàn)可以在Quartus-II里面用ALTERA公司提供的FIFO Core進(jìn)行定制。在本設(shè)計(jì)中，定制的FIFO模塊。

設(shè)計(jì)實(shí)現(xiàn)

     其中read、readdata、reset、irq分別與AVALON總線相同命名的信號線相連，readclk與AVALON總線中clk相連， AD_50與FPGA的系統(tǒng)時鐘相連，wr_n、rd_n、writedata分別與ADC0804的寫信號線、讀信號線、數(shù)據(jù)線相連。ADC0804控制信號產(chǎn)生單元的實(shí)現(xiàn)，采用的是上文提到的被動模式，該單元以固定的時序產(chǎn)生讀寫信號，本設(shè)計(jì)使用的采樣頻率約為3200Hz，此頻率可以根據(jù)用戶的需要而設(shè)定( 不大于10KHz即可)。

當(dāng)系統(tǒng)加電后，wr_n輸出一個有效的寫信號啟動A/D轉(zhuǎn)換，經(jīng)過足夠的時間后(T=327μs~328μs)，輸出讀信號，此時數(shù)據(jù)接口單元的寫允許信號wr_fifo變?yōu)橛行?，同時外部A/D轉(zhuǎn)換器的讀允許信號也變?yōu)橛行?，此后ADC0804的數(shù)據(jù)端口上輸出有效數(shù)據(jù)，在wr_clk的上升沿將A/D轉(zhuǎn)換器的數(shù)據(jù)讀入FIFO?？刂七壿媶卧臅r序仿真圖如圖5。

    wr_fifo有效時，ADC0804必須在wr_clk的上升沿到來之前在其數(shù)據(jù)端口輸出有效的數(shù)據(jù)。由于wr_clk的周期為1ms，ADC0804的輸出鎖存由其讀引腳rd控制，rd變?yōu)橛行Ъ纯奢敵鲇行У臄?shù)據(jù)，故只要ADC0804的讀信號rd在外部輸入的作用下變?yōu)橛行У臅r間不超過500ns，讀操作就不會出現(xiàn)問題。ADC0804的rd信號三態(tài)延時為200ns，典型值為125ns，因此控制信號產(chǎn)生邏輯單元滿足要求。

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