頻率控制是現(xiàn)代通信技術(shù)中很重要的一環(huán)，能夠獲得寬帶(頻率控制范圍寬)、快速(轉(zhuǎn)換時間快)、精細(xì)(分辨率高)、雜散小(頻譜純)的頻率控制信號一直是通信領(lǐng)域中的一個重要研究內(nèi)容，。直接數(shù)字頻率合成(DDS)技術(shù)是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)，具有頻率分辨率高、頻率變換速度快、相位可連續(xù)線性變化等優(yōu)點，在基于數(shù)字信號處理的現(xiàn)代通信頻率控制中已被廣泛采用。

目前，各大芯片制造商相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能和多功能的專用DDS芯片，但是在某些場合，專用DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大?，F(xiàn)場可編程門陣列(FPGA)器件具有工作速度快、集成度高、可靠性高和現(xiàn)場可編程的優(yōu)點，可以考慮利用他來設(shè)計符合自己需要的DDS電路就是一個很好的解決方法。

本文基于DDS的基本原理和正弦函數(shù)的對稱性，充分利用Altera公司的FPGA芯片F(xiàn)LEXl0系列器件中的RAM結(jié)構(gòu)完成了一個DDS系統(tǒng)的設(shè)計，設(shè)計完成后可得到頻率和初始相位可以任意改變的正弦模擬信號。

2 DDS電路的原理

DDS的基本原理是：對于正弦信號f(t)=sin(2πf0t)，沿其相位軸方向，以等量的相位間隔對其進(jìn)行相位／幅值取樣，得到該信號的抽樣序列，并將其用M位二進(jìn)制數(shù)表示，當(dāng)頻率控制字改變時，相位增量發(fā)生變化，抽樣值的周期隨之而變，從而合成所需的頻率。抽樣序列通過數(shù)／模轉(zhuǎn)換器形成量化的正弦波，通過低通濾波器平滑，生成標(biāo)準(zhǔn)的正弦波。

基于上述原理，這里給出一個基本的DDS電路工作原理框圖，如圖1所示。

在該DDS電路組成上，包括基準(zhǔn)時鐘、頻率累加器、相位累加器、幅度／相位轉(zhuǎn)換電路、D／A轉(zhuǎn)換器和低通濾波器。頻率累加器對輸入信號進(jìn)行累加運算，產(chǎn)生頻率控制數(shù)據(jù)，相位累加器對代表頻率的M位二進(jìn)制碼進(jìn)行累加運算，產(chǎn)生后面波形存儲器所需的查表地址，幅度／相位轉(zhuǎn)換電路實際上就是一個波形存儲器，供查表使用，讀出的數(shù)據(jù)送人D／A轉(zhuǎn)換器和低通濾波器。

該電路的具體工作過程如下：在時鐘脈沖fclk的控制下，M位頻率累加器將初始相位φ0與頻率控制數(shù)據(jù)K相加，把相加后的結(jié)果送至相位累加器的輸人端，相位累加器一方面將在上一時鐘周期作用后產(chǎn)生的新的相位數(shù)據(jù)反饋到自身的輸入端，在下一個時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)K相加，另一方面將這個值作為取樣地址值送人幅度／相位轉(zhuǎn)換電路(波形存儲器)，幅度／相位轉(zhuǎn)換電路根據(jù)這個地址值輸出相應(yīng)的N位二進(jìn)制波形數(shù)據(jù)，經(jīng)D／A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。

相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器累加滿量時就會產(chǎn)生溢出，這樣就完成了一個周期，這個周期就是DDS信號的頻率周期。

3 利用FPGA設(shè)計DDS

FLEXl0K是Altera公司1995年推出的產(chǎn)品系列，不僅在芯片上集成了1萬個門，還首次集成了嵌入式存儲器塊，可為用戶提供多達(dá)3kX8b的片內(nèi)RAM，以滿足存儲器密集型應(yīng)用的需要。FLEXIOK系列器件具有如下特點：

高密度陣列嵌入式編程邏輯器件系列；0．5μm CMOS SRAM工藝制造；在線可編程；所有I／O端口有輸入輸出寄存器；快速有效地實現(xiàn)特大規(guī)模電路，包括存儲器、DSP、專用算術(shù)邏輯、微處理器和微控制器等；專用進(jìn)位鏈路，可實現(xiàn)快速加法器和計數(shù)器功能；專用級聯(lián)鏈路，有效地實現(xiàn)高速多輸入功能；內(nèi)部三態(tài)總線，支持系統(tǒng)集成；支持多時鐘系統(tǒng)的低時滯要求；具有JTAG邊界掃描測試內(nèi)建電路；3．3V或5．0V工作模式；由Altera公司的MAXPLUSII開發(fā)系統(tǒng)提供軟件支持。

依據(jù)上述DDS電路的工作原理，在對稱性的基礎(chǔ)上，采用FLEXl0K器件實現(xiàn)的DDS電路如圖3所示。

DDS的輸出信號頻率f0與／ffclk時鐘頻率之間的關(guān)系滿足：

／， 尺／
／o＝；n／db

因此，DDS的頻率分辨率厶fmin可達(dá)；

厶fmin=

可見，設(shè)定相位累加器的位數(shù)、頻率控制字和基準(zhǔn)時鐘的值，就可以產(chǎn)生任意頻率的輸出信號。

考慮到正弦函數(shù)的對稱性：在[0，2π]范圍內(nèi)，正弦函數(shù)以χ=π為奇對稱，在[0，π]內(nèi)，以χ=π/2為軸對稱。因此，可以在正弦函數(shù)表中只儲存角度在[0，π/2]的函數(shù)值，并且這些值都是正值。這樣，通過一個正弦碼表的前1／4周期就可以經(jīng)過適當(dāng)變換得到正弦和余弦的整個周期碼表，節(jié)省了將近3／4的資源，非?？捎^。利用正弦函數(shù)的對稱性，產(chǎn)生sin(27πf0t)的電路圖如圖2所示。

圖3中，phase為初始相位控制宇，clk0為系統(tǒng)時鐘，en為使能引腳，reset為復(fù)位引腳，輸入端尺為頻率控制字，addr[9．．o]為相位累加器的輸出信號，其低8b實際上就是rom8×8的輸入地址。addr8為他的次高位，控制對輸入地址的處理。當(dāng)他為ˊ0ˊ，時，對輸入地址addr[7．．0]不做任何處理，當(dāng)他為ˊ1ˊ，時，對addr[7．．0]取反。addr9控制終輸出數(shù)據(jù)的符號，當(dāng)他為ˊ0ˊ，時，輸出的數(shù)據(jù)就是ROM中的數(shù)據(jù)，當(dāng)他為ˊ1ˊ，時，對從ROM中出來的數(shù)據(jù)取反，sin data[8．．0]為輸出的正弦離散序列值。

模塊ADDER 9×9為10相位累加器，用來實現(xiàn)合成正弦波的相位。模塊SUM 9×9為10b字長的相位累加器，是DDS的，他的VHDL語言實現(xiàn)的主要部分如下：

architecture fun Of sum99 is signal temp；std_logic_vector(9 downto 0)；
begin
process(elk，en，reset)
begin
if reset：ˊ1ˊthen
temp<=〞000000000〞；
else if clk'event and clk=ˊ1ˊthen
if en=ˊ1ˊthen
temp<=temp+k；
end if；
end if；
end if；
out1<=temp；
end process；
end fun；

模塊rom8×8為被調(diào)用的LPM_ROM元件，利用他在FLEXIOK器件的內(nèi)部RAM中存放一張28×8b的正弦表。表中的數(shù)據(jù)是通過在Matlab語言環(huán)境下生成﹒mif文件后得到的。由于存儲表的值都為正值，查詢表的輸出數(shù)據(jù)還要加上符號位才是DDS的終輸出數(shù)據(jù)，輸出數(shù)據(jù)的位數(shù)也就增加了1位，變?yōu)?位，提高了輸出結(jié)果的量化。當(dāng)然，表中也可存放其他形式的波形，從而實現(xiàn)任意波形的產(chǎn)生。模塊ADDR_PROC實現(xiàn)地址的取反，模塊OUT_DATA實現(xiàn)對從正弦表中出來的數(shù)據(jù)進(jìn)行符號擴(kuò)展和取反的處理。和模塊SUM9X9一樣，其他所有模塊的功能都是用VHDL語言來實現(xiàn)的。

4 仿真結(jié)果

在clk0的周期為20ns、初相φ為000H、頻率控制字K為002H時，通過MAXPLUS II軟件進(jìn)行仿真，得到圖3中各數(shù)據(jù)之間的時序關(guān)系，如圖4所示。仿真結(jié)果生成*．tbl文件后，利用Matlab軟件，將終的數(shù)矚繪制成波形，如圖5所示。圖中的毛刺對應(yīng)于仿真波形的暫態(tài)過程，通過D／A轉(zhuǎn)換器和低通濾波后就可以得到穩(wěn)定的模擬正弦信號。

5 結(jié) 語

本文根據(jù)DDS的基本原理，結(jié)合正弦函數(shù)的對稱性，合成出了正弦離散序列，配以D／A轉(zhuǎn)換器和低通濾波器就可以構(gòu)成一個DDS系統(tǒng)。