在集成電路設(shè)計過程中，模擬方法是應(yīng)用多的驗證時序正確與否的手段，然而，模擬方法在微系統(tǒng)芯片(SoC)時代正面臨嚴(yán)竣的挑戰(zhàn)。傳統(tǒng)的邏輯模擬方法雖然比較快，但需要輸入向量作為激勵，給使用帶來很多不便；更為嚴(yán)重的是其不夠高，不能處理SoC時代越來越嚴(yán)重的互連線的耦合電容、電感效應(yīng)。電路模擬方法雖然能非常地計算SoC時代的各種效應(yīng)，但其速度太慢，容量也太小。靜態(tài)時序分析技術(shù)通過提取整個電路的所有時序路徑，計算信號沿(上升沿或下降沿)在傳播過程的延時，然后檢查在壞情況下電路中是否存在建立時間和保持時間不滿足要求的器件，從而確認(rèn)被驗證的電路是否存在時序問題。它們又分別通過對路徑延遲和路徑延遲的分析得到。靜態(tài)時序分析不需要輸入向量、運行速度快、占用內(nèi)存少，因而成為SoC時代主要的時序驗證手段。延時計算和長/短路徑分析是靜態(tài)時序分析的關(guān)鍵。由于互連線結(jié)構(gòu) [1]對門延時的影響非常大，必須在門延時模型中充分考慮這一因素才能確保靜態(tài)分析結(jié)果的正確性。

本文提出新的Π模型方法，結(jié)合了門的等效電容[3]來計算門的延時，我們的方法結(jié)合門的互連線負(fù)載的拓?fù)浣Y(jié)構(gòu)和門負(fù)載三階矩求解的方法，采用[4]中提出的等效電容的求解公式，求出門延時計算模型，相比上述兩種方法，在靜態(tài)時序分析中更為合理。

2新的門延時模型

2.1 新的門延時模型
在[4]中， 作者提出了利用Π型的RC模型來近似門的互連線輸出負(fù)載，同時考慮了負(fù)載的屏蔽效應(yīng)。用該模型等價地計算出門輸出驅(qū)動點導(dǎo)納函數(shù)前三階系數(shù)。

圖1中Y(s)表示準(zhǔn)確的RC樹的驅(qū)動點導(dǎo)納函數(shù)，在s＝0的Taylor展開式表示如下：

將門的輸出的RC樹的互連線負(fù)載等效負(fù)載為 Π模型，如圖2。

通過Π模型得到的門輸出驅(qū)動點導(dǎo)納函數(shù)和Y (s)的前三項對比得出：

盡管以往模型能夠很好地表示等效的輸出驅(qū)動點導(dǎo)納函數(shù)，但是利用等效電容計算的門延時結(jié)果并不理想， 所以我們提出了新的模型。模型中電容的值也采用門輸出驅(qū)動點導(dǎo)納函數(shù)和 RC樹的驅(qū)動點導(dǎo)納函數(shù)前三階近似相等原理[4] 推出來，設(shè)該驅(qū)動點導(dǎo)納函數(shù)為Yπ的Taylor展開式：

考慮到互連線金屬電阻的屏蔽效應(yīng)以及互連線的分布特性，對于模型中的電阻R1而言，如圖3所示，需要求RC樹的等效電阻，采用的方法是，將分支中的接地電容去掉，而保留串聯(lián)的電阻，這時電路中的電阻連接主要以節(jié)點之間的串并聯(lián)的形式出現(xiàn)，則等效電阻 Req，
在[4]中，我們可以看到R1 一般取12/25Req，所以我們新的模型，如圖4：

2.2 等效電容模型
這樣產(chǎn)生我們新的Π模型，由于傳統(tǒng)的門延時模型中門負(fù)載是一個電容，[5]提出了利用平均電流相等的原理， 將門負(fù)載Π模型，轉(zhuǎn)換為單個電容的等效電容C eff的門負(fù)載模型，其等效電容的公式如下：

td、t f分別表示輸出門延時和門輸出的下降時間，它們是由 k因子表達式來決定的；tt表示輸入信號的傳輸時間，它是已知的。k因子表達式：

式中CL表示門負(fù)載所帶電容，各個及表示k因子表達式的參數(shù)[3]。

3實驗結(jié)果

我們選取了與門(and)，在TSMC庫0.18mm工藝IP庫中的代號(AND2×2)，測試電路我們選取了分別為不具有分支的測試電路1(如圖5)和具有分支測試電路2(如圖6的主電路及如圖7的分支電路)，這樣的分支電路有相同的兩路，并且這兩個分支同時接于主電路圖6的1，2，3，4，5，6節(jié)點處。在測試過程中，我們改變門的輸入傳輸時間(tt)和負(fù)載電容值(C)，并且采用我們的模型，和Hspice仿真結(jié)果，以及O’Brien/Savarino Π模型(我們在這里稱作Y表達式法)，

開端RCΠ模型(我們在這里稱作1/6, 5/6法)結(jié)果進行比較，不同測試電路的測試結(jié)果如表1～表4。

可以看出，我們的模型在門延時的計算方面要比開端RCΠ模型更接近Hspice測試結(jié)果，開端RC Π模型平均誤差在50％～80％之間，而我們的模型平均誤差在5%～15%之間；而與O’Brien/ Savarino Π模型相比，由于O’Brien/Savarino Π模型測試結(jié)果有很多情況要比Hspice測試結(jié)果小很多，甚至相對誤差達到60％，而在靜態(tài)時序分析中，這種情況是不允許的，它會造成時序分析失敗，我們的模型基本相對誤差一般在5%～10％左右，較好地克服了這種樂觀性，在靜態(tài)時序的驗證方面更可靠，更。

除了上述關(guān)于與門(and)的測試外，我們還做了反相器(inverter)，或門(or)，加法器(add)的測試，同時我們也使用synopsys庫 0.18mm工藝IP庫中相同器件進行測試，都有相似的結(jié)果和結(jié)論。但是我們也發(fā)現(xiàn)，如果上述三種模型測試結(jié)果與Hspice的結(jié)果相比誤差都較小時(大致5％～10％)，我們的模型并不明顯比其他模型優(yōu)越。這點可以由下面這個例子說明，我們對工業(yè)界中一實際電路進行測試，其門負(fù)載有100個電阻， 100個電容的有分支電路(簡稱有分支)和一個門負(fù)載14個電阻和14個電容的無分支電路(簡稱無分支)，其測試結(jié)果如表5。

4結(jié)論

靜態(tài)時序分析中的門延時模型對于正確進行靜態(tài)時序分析有著重要的意義，我們結(jié)合了等效電容和門負(fù)載的互連線拓?fù)浼軜?gòu)兩個概念， 提出了新的門延時模型。通過實驗結(jié)果說明，它克服了以前門延時模型過于悲觀和樂觀的計算結(jié)果，較好地保證了靜態(tài)時序分析的。下一步的工作可以集中于門負(fù)載是互連線時，存在串?dāng)_的情況下的模型，這樣可以使模型更加全面。