基于ISP芯片的可編程數(shù)字移相器設(shè)計(jì)
出處：地球 發(fā)布于：2007-05-25 11:27:32
| 摘 要： 介紹了一種帶數(shù)字鎖相環(huán)的精密可編程數(shù)字移相器，并重點(diǎn)介紹了運(yùn)用新型在系統(tǒng)可編程邏輯器ISP芯片實(shí)現(xiàn)可編程數(shù)字移相器的設(shè)計(jì)方法。 關(guān)鍵詞： 在系統(tǒng)可編程 移相器 鎖相環(huán) |
| 移相電路常用于同步檢測(cè)器的數(shù)據(jù)處理系統(tǒng)中。傳統(tǒng)移相器的實(shí)現(xiàn)方法有多種，大致可分為模擬式和數(shù)字式兩類。模擬式移相器電路復(fù)雜、線性差、低；而數(shù)字式移相器大多以標(biāo)準(zhǔn)邏輯器件(如中小規(guī)模TTL系列、CMOS系列)按傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法設(shè)計(jì)而成，其主要缺點(diǎn)是邏輯規(guī)模小、功耗大、可靠性低。本文介紹一種基于在系統(tǒng)可編程邏輯器件實(shí)現(xiàn)的新型可編程數(shù)字移相器的設(shè)計(jì)方案，該移相器移相范圍為0~360°，分辨率為1°，它可以方便地和微處理機(jī)及其它設(shè)備聯(lián)接，以構(gòu)成自動(dòng)化同步檢測(cè)器數(shù)據(jù)處理系統(tǒng)。 |
| 1 新型數(shù)字式移相器的工作原理 圖1為數(shù)字移相器的工作原理框圖，其工作原理如下： 輸入信號(hào)的頻率為fi，數(shù)字鎖相環(huán)被設(shè)置在360倍輸入信號(hào)頻率上，即鎖相環(huán)輸出頻率為360fi。90分頻器由8421BCD碼計(jì)數(shù)器構(gòu)成的模90計(jì)數(shù)器組成，對(duì)鎖相環(huán)輸出信號(hào)進(jìn)行計(jì)數(shù)分頻，并將計(jì)數(shù)器的輸出以8421BCD碼的形式輸入數(shù)值比較器，該信號(hào)將和來(lái)自鎖存器的相角碼進(jìn)行比較。相角碼為兩位8421BCD碼，它的值為所需相移角度數(shù)對(duì)于90求余運(yùn)算所得的結(jié)果。象限碼為所需相移角度數(shù)整除90所得的結(jié)果，用兩位二進(jìn)制碼表示。象限碼表示相移角所在的象限，其到第四象限的象限碼分別表示為00、01、01、11。例如，所需相移角度數(shù)為295°，則295-3X90＝25，所以對(duì)應(yīng)的相角碼為00100101，由于相移角位于第四象限，其象碼為11。當(dāng)計(jì)數(shù)器計(jì)到和相角碼相等時(shí)，比較器輸出"="為"1"電平。 |
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| 由于鎖相環(huán)的輸出頻率是360fi，計(jì)數(shù)器工作的每一循環(huán)為除以90，因而在輸入信號(hào)的每個(gè)周期內(nèi)，數(shù)值比較器輸出"="為"1"電平的狀態(tài)就出現(xiàn)四次。這樣，通過移相輸出控制電路，在象限碼的作用下，就可獲得的移相信號(hào)輸出 。圖1中，移相輸出控制電路除形成移相信號(hào)外，還產(chǎn)生計(jì)數(shù)器復(fù)位信號(hào)、鎖相環(huán)鑒相器輸入信號(hào)，通過鎖相環(huán)的自動(dòng)調(diào)節(jié)功能，以保證信號(hào)和輸入信號(hào)的循環(huán)周期相一致，并和計(jì)數(shù)器復(fù)位信號(hào)同相。圖中，譯碼模塊顯示相移角度數(shù)。 |
| 2 移相器的實(shí)現(xiàn)方法 本設(shè)計(jì)采用基于芯片的自頂向下的設(shè)計(jì)方法，除鎖相環(huán)電路及顯示器外，圖１中的其它功能塊均被設(shè)計(jì)在一片Lattice公司的ispLS1016E中。設(shè)計(jì)工具選用Lattice公司和Data I/O公司等聯(lián)合設(shè)計(jì)的ispEXPERT SYSTEM設(shè)計(jì)應(yīng)用軟件。該軟件是一套進(jìn)行CPLD設(shè)計(jì)的設(shè)計(jì)工具，它基于Windows操作系統(tǒng)，支持多種模式設(shè)計(jì)輸入，如VHDL語(yǔ)言、Verilog語(yǔ)言、ABEL-HDL語(yǔ)言、原理圖等。該軟件支持邏輯功能仿真、器件時(shí)序仿真及邏輯綜合，是一種較為先進(jìn)的CPLD設(shè)計(jì)系統(tǒng)。在移相器電路設(shè)計(jì)中，系統(tǒng)頂層設(shè)計(jì)包括子系統(tǒng)功能分配、內(nèi)部功能塊的連接和對(duì)外的接口關(guān)系，采用原理圖輸入；底層設(shè)計(jì)既可完全采用VHDL語(yǔ)言或ABEL-HDL語(yǔ)言描述，也可利用ispEXPERT SYSTEM強(qiáng)大的宏庫(kù)功能，采用原理圖輸入。圖2為由原理圖輸入方法實(shí)現(xiàn)的移相器輸出控制電路 |
 |
| 圖中，D0、D1為兩位象限碼輸入，它們來(lái)自于象限碼鎖存器；A7、A3、A0為89判別標(biāo)志輸入，它們來(lái)自于模90計(jì)數(shù)器的輸出端，當(dāng)A7、A3、A0均為"1"時(shí)，表示一個(gè)計(jì)數(shù)周期結(jié)束，在下一個(gè)計(jì)數(shù)脈沖來(lái)到時(shí)，計(jì)數(shù)器應(yīng)復(fù)零；CLK為控制器時(shí)鐘輸入端，CLK來(lái)自于鎖相環(huán)的輸出，它的頻率為360fi；CLK1為移相輸出觸發(fā)器的時(shí)鐘輸入端，該信號(hào)來(lái)自于數(shù)值比較器的"="輸出端，CLK1的頻率為4fi。電路有三個(gè)輸出端，即R、PD和OUT。其中Ｒ為計(jì)數(shù)器同步清零信號(hào)，PD為鎖相環(huán)鑒相器的輸入信號(hào)，這兩路信號(hào)為系統(tǒng)內(nèi)部反饋輸出信號(hào)；OUT為移相器的輸出信號(hào)，在頂層設(shè)計(jì)中，必須加緩沖器，鎖定在ispLS1016E的管腳上。 |
| 本文介紹的采用在系統(tǒng)可編程邏輯器件設(shè)計(jì)精密數(shù)字移相器的方法，不僅簡(jiǎn)化了硬件的開發(fā)和制造過程，而且使體積大大減小、提高了系統(tǒng)的可靠性。更為重要的是可以在不修改硬件電路的基礎(chǔ)上，通過修改設(shè)計(jì)軟件，更改移相范圍以及相移分辨率，就能滿足不同用戶的需要。 |
參考文獻(xiàn):
[1]. TTL datasheet http://www.hbjingang.com/datasheet/TTL_1174409.html.
[2]. CPLD datasheet http://www.hbjingang.com/datasheet/CPLD_1136600.html.
關(guān)鍵詞：基于ISP芯片的可編程數(shù)字移相器設(shè)計(jì)ISPLS1016E
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