DSP/協(xié)處理器組合優(yōu)化3G基站

出處：xiesc2004 發(fā)布于：2007-05-25 10:56:34

摘要：文章分析了3G基站符號(hào)級(jí)信道糾錯(cuò)的數(shù)字信號(hào)處理幾種實(shí)現(xiàn)方法，比較了它們的優(yōu)缺點(diǎn)，一個(gè)實(shí)例著重詳細(xì)分析了DSP加協(xié)處理器方案，包括其在從開(kāi)發(fā)周期、功耗和系統(tǒng)容量方面優(yōu)點(diǎn)。

盡管有著隨時(shí)隨地因特網(wǎng)接入及傳送多媒體流方面的美好前景，第三代(3G)移動(dòng)電話標(biāo)準(zhǔn)還是遲遲未能商用。這里一方面有市場(chǎng)環(huán)境的影響，另一方面也與技術(shù)上的實(shí)現(xiàn)難度有很大關(guān)系。實(shí)際上，3G標(biāo)準(zhǔn)使得無(wú)線基礎(chǔ)設(shè)施(基站和網(wǎng))的復(fù)雜性增大了幾個(gè)數(shù)量級(jí)，從而給處理器帶來(lái)極大運(yùn)算壓力。3G不僅要求提供語(yǔ)音業(yè)務(wù)，而且要求提供并且主要是數(shù)據(jù)業(yè)務(wù)，如因特網(wǎng)接入，電子郵件，視頻和圖像傳輸，在線聽(tīng)歌等等。而對(duì)傳統(tǒng)的語(yǔ)音業(yè)務(wù)則要求更高的音質(zhì)，更多的容量。這些都對(duì)基站處理能力提出了很高的要求。

然而考慮到機(jī)架空間和功耗的限制，以及每信道單元成本的要求，處理能力的提高需要從整個(gè)基站系統(tǒng)的優(yōu)化開(kāi)始。本文則針對(duì)符號(hào)率的處理提出探討。在符號(hào)率的處理中信道糾錯(cuò)占用了系統(tǒng)大量的處理能力，例如在一般的設(shè)計(jì)中，這部分的任務(wù)大約需要花去70%的DSP處理能力，并且在某些情況下會(huì)升至90%。本文主要從這方面來(lái)分析對(duì)基站系統(tǒng)的優(yōu)化。

符號(hào)率信道糾錯(cuò)及其解碼具體實(shí)現(xiàn)方案

在所有基于碼分多址的主要3G標(biāo)準(zhǔn)中，為保證信道質(zhì)量，一般是采用卷積碼或并行級(jí)聯(lián)卷積碼(Turbo碼)等前向糾錯(cuò)碼來(lái)實(shí)現(xiàn)信道糾錯(cuò)，其中卷積碼用于語(yǔ)音信道而Turbo碼用于數(shù)據(jù)信道。

卷積碼解碼一般運(yùn)用維特比Viterbi算法解碼。而Turbo碼解碼則使用迭代結(jié)構(gòu)的MAP(Maximum A Posterior，后驗(yàn)概率)譯碼器。這些前向糾錯(cuò)碼的解碼算法都已很完善，在具體的實(shí)現(xiàn)中變化的余地很小。
作為基站接收器中整個(gè)符號(hào)率信號(hào)處理功能的一部分，有以下幾種方案可實(shí)現(xiàn)Viterbi與Turbo解碼。

方案是在軟件中處理所有前向糾錯(cuò)碼，DSP在處理必需的任務(wù)外同時(shí)執(zhí)行解碼任務(wù)。這種方法在語(yǔ)音占主導(dǎo)地位的2G設(shè)備中很普遍，因?yàn)樵?G標(biāo)準(zhǔn)中只有維特比算法用于前向糾錯(cuò)碼譯碼，而維特比算法較易適用于軟件中。但在3G系統(tǒng)中這種分工基本不現(xiàn)實(shí)。一方面Turbo譯碼使得運(yùn)算量提高了一個(gè)數(shù)量級(jí)，純用DSP來(lái)處理，600-MHz TMS320C6416也僅能處理2個(gè)信道，更不談那些180MHz到300MHz的DSP了。這種方案的主要優(yōu)勢(shì)在于靈活性，算法的實(shí)現(xiàn)及可編程控制。例如，使用硬件實(shí)現(xiàn)一般只處理8位數(shù)據(jù)，而需要12位以提供更高度或希望實(shí)施特定歸一化方法的開(kāi)發(fā)人員就會(huì)對(duì)此不滿意。然而，在實(shí)際系統(tǒng)環(huán)境中，這種差別并不大，研究顯示，MAP算法全浮點(diǎn)與8位實(shí)施間的BER降級(jí)不到0.1dB。同時(shí)，的提高或可編程性帶來(lái)的優(yōu)勢(shì)并不能彌補(bǔ)處理能力的損失或降低DSP的需求量。

如果直接使用硬件來(lái)完成這些任務(wù)，性能將會(huì)大大加強(qiáng)，如同樣是Turbo譯碼，硬件可以同時(shí)處理36個(gè)通道。再比如維特比譯碼，600MHz的DSP能處理134個(gè)通道，而硬件可以處理358個(gè)通道。較少的信道意味著更高的系統(tǒng)成本。一個(gè)純軟件的方案會(huì)需要2到3倍的600-MHz DSP、更大板級(jí)空間，以及更高的耐熱(功耗)這些都是不易被人接受的。增加DSP可能會(huì)超出系統(tǒng)功率預(yù)算并要求更為復(fù)雜的散熱方案。如設(shè)計(jì)目標(biāo)是翻新2G設(shè)備以執(zhí)行3G處理，那么空間限值可能導(dǎo)致?tīng)奚商幚淼男诺罃?shù)量。

第二種方案是使用專(zhuān)用集成電路(ASIC)。依靠ASIC執(zhí)行所有信號(hào)處理是個(gè)比較直接的解決方案，但會(huì)喪生可編程性。3G標(biāo)準(zhǔn)或處理方案的每次變化均需要開(kāi)發(fā)新的ASIC進(jìn)程，其面市時(shí)間通常需要9個(gè)月到1年，從而也會(huì)增加系統(tǒng)成本。相對(duì)來(lái)說(shuō)，在可編程DSP上執(zhí)行的軟件就可輕松升級(jí)。一種低成本的替代方案就是ASIC僅完成糾錯(cuò)碼解碼工作，同時(shí)使用DSP做其他的信號(hào)處理。這種方式一個(gè)不利之處在于增加DSP與ASIC之間的通信，消耗大量I/O帶寬。因?yàn)榍跋蚣m錯(cuò)碼發(fā)生在符號(hào)速率處理中，因而會(huì)有大量地?cái)?shù)據(jù)傳遞發(fā)生在必須在DSP與ASIC間。結(jié)果通常會(huì)增加延遲時(shí)間及功耗。在某些情況下，芯片間的通信帶寬可能會(huì)占用過(guò)大以限值能被處理的信道數(shù)量。

如果沒(méi)有成品的專(zhuān)用集成電路，開(kāi)發(fā)商就需要自己開(kāi)發(fā)ASIC。這時(shí)開(kāi)發(fā)成本是很昂貴的，需使用百萬(wàn)門(mén)級(jí)的FPGA來(lái)開(kāi)始。如果將這些FPGA流片成專(zhuān)用集成電路(ASIC)，盡管終芯片價(jià)格不高，但中間的開(kāi)發(fā)成本和風(fēng)險(xiǎn)卻不言而喻。

從這兩種方案的介紹，我們可以得到兩個(gè)結(jié)論，，硬件方案從性能和信道成本上來(lái)講更加合適一些。第二，如使用DSP，則與ASIC之間的通信很重要，這些通信會(huì)影響整個(gè)系統(tǒng)的性能。這兩個(gè)結(jié)論意味著如果有一個(gè)DSP集成了Viterbi和turbo硬件加速器，那將是一個(gè)很好的選擇。這就是第三種方案，我們將以TI TMS320C6416為例作一詳細(xì)分析。

將維特比譯碼器和Turbo譯碼器集成進(jìn)DSP片內(nèi)——TMS320C6416

將Viterbi與Turbo加速器集成到DSP芯片中可提供其他兩種方法所具有的優(yōu)勢(shì)，同時(shí)消除眾多不足之處。專(zhuān)用協(xié)處理器可減輕DSP的前向糾錯(cuò)碼解碼處理負(fù)擔(dān)，將其能力釋放出來(lái)以執(zhí)行其他功能，包括可編程、細(xì)分的系統(tǒng)功能。TMS320C6416就是這樣的一顆芯片，片上除了高性能的C64x數(shù)字信號(hào)處理內(nèi)核外，另外集成了用于維特比譯碼的協(xié)處理器VCP(Viterbi decoder CoProcessor)和Turbo碼譯碼的協(xié)處理器TCP(Turbo decoder CoProcessor)。圖1、圖2分別是TMS320C6416芯片中VCP和TCP的框圖：

將DSP與VCP及TCP結(jié)合在一起盡管有可能無(wú)法發(fā)揮軟件方案的靈活性，比如數(shù)字是沒(méi)法更改的，但對(duì)于諸如約束長(zhǎng)度以及生成多項(xiàng)式系數(shù)等編碼參數(shù)，仍有充分的可編程性。

與軟件方案相比，該方案的優(yōu)勢(shì)無(wú)疑是將前向糾錯(cuò)碼轉(zhuǎn)移到VCP和TCP后，DSP的處理能力得到釋放。以時(shí)鐘頻率達(dá)600MHz的DSP TMS320C6416來(lái)說(shuō)，當(dāng)把Viterbi處理轉(zhuǎn)至VCP后，實(shí)際上所有額外的592MHz均可用于執(zhí)行其他任務(wù)。當(dāng)DSP在軟件中進(jìn)行Viterbi解碼時(shí)，只可處理所剩的3MHz以及134個(gè)語(yǔ)音信道(表一所示)。Turbo解碼的結(jié)果類(lèi)似。剩余的容量為開(kāi)發(fā)人員創(chuàng)造了通過(guò)改變處理的信道數(shù)量、改進(jìn)語(yǔ)音質(zhì)量、縮短系統(tǒng)延遲時(shí)間或其他符合3G標(biāo)準(zhǔn)的創(chuàng)新型細(xì)分其系統(tǒng)的機(jī)會(huì)。容量部分可用于控制功能，包括控制系統(tǒng)ASIC執(zhí)行的控制操作。
與ASIC相比，由于DSP是可編程的，因此局限性要小的多。這就是說(shuō)，每次標(biāo)準(zhǔn)變動(dòng)時(shí)或可進(jìn)行關(guān)鍵升級(jí)時(shí)無(wú)需重新構(gòu)建設(shè)備?？删幊淘O(shè)備能適應(yīng)不同地區(qū)標(biāo)準(zhǔn)的細(xì)微變化，同時(shí)能通過(guò)軟件修改接受創(chuàng)新。另一方面，Viterbi和turbo解碼器所需的低級(jí)別操作，如MAP解碼器中alpha與beta遞歸和Viterbi的蝶形運(yùn)算，都已完好定義并可用硬件實(shí)施。由于在芯片中有效實(shí)施turbo與Viterbi解碼，與VCP和TCP集成的DSP占用空間及功耗與當(dāng)今無(wú)線基站普遍采用的DSP一樣(比如，TMS320C6416 21毫米見(jiàn)方，600MHz功耗1.6瓦)。這樣，現(xiàn)有2G設(shè)備可輕松改進(jìn)新型處理器卡。此外，將片上VCP和TCP與DSP集成可解決占用I/0帶寬的通信問(wèn)題。與單純的ASIC解決方案相比，這可極大地縮短開(kāi)發(fā)時(shí)間。接下來(lái)我們就TMS320C6416詳細(xì)介紹這種方案下的DSP與協(xié)處理器的通信，以及相應(yīng)的協(xié)處理器的數(shù)據(jù)流。

DSP CPU與協(xié)處理器的通信

從概念上講，VCP或TCP協(xié)處理器可看作能中斷、與串行端口或Utopia接口類(lèi)似的片上外設(shè)。但是，協(xié)處理器并不與芯片以外的任何東西通信，而上述外設(shè)卻擁有外部連接。

在DSP與協(xié)處理器間的通信中，DSP為主協(xié)處理器為輔。通信協(xié)議是：DSP中央處理單元(CPU)將所需的輸入數(shù)據(jù)與控制設(shè)置信息一起“傳輸”到協(xié)處理器。然后激活協(xié)處理器，等待協(xié)處理器完成數(shù)據(jù)處理，再?gòu)膮f(xié)處理器接收處理過(guò)的輸出數(shù)據(jù)。

DSP CPU將數(shù)據(jù)發(fā)送至并從協(xié)處理器接收數(shù)據(jù)的概念可以也可以不如字面意義實(shí)施。例如，協(xié)處理器可能會(huì)具有本地內(nèi)存，可進(jìn)行輸入及輸出緩沖。此種情況下，DSP CPU實(shí)際上是采用一個(gè)直接內(nèi)存存取(DMA)控制器將內(nèi)部或外部DSP內(nèi)存間的數(shù)據(jù)傳輸?shù)絽f(xié)處理器本地內(nèi)存中，以避免浪費(fèi)數(shù)據(jù)傳輸?shù)腃PU循環(huán)。此外，DSP CPU及協(xié)處理器也可擁有共享內(nèi)存，以某種仲裁邏輯控制不同內(nèi)存區(qū)域的存取。

協(xié)處理器需要通知DSP CPU解碼進(jìn)程完成。可通過(guò)在專(zhuān)用寄存器中設(shè)置標(biāo)志或生成到CPU的中斷信號(hào)完成。

如上所描述的那樣，數(shù)據(jù)到協(xié)處理器的傳輸?shù)綌?shù)據(jù)處理完返回時(shí)有一段延時(shí)。由于CPU和協(xié)處理器彼此獨(dú)立運(yùn)行，CPU不需要在等待協(xié)處理器完成解碼時(shí)處于空閑狀態(tài)，可以做些其他工作。一般情況下，處理的進(jìn)行方式是：在協(xié)處理器對(duì)當(dāng)前幀解碼的同時(shí)，CPU會(huì)預(yù)處理下一個(gè)幀或?qū)ο惹暗臄?shù)據(jù)幀進(jìn)行后續(xù)處理。

與CPU和協(xié)處理器間數(shù)據(jù)傳輸有關(guān)的問(wèn)題，如時(shí)間延遲、CPU中斷以及共享內(nèi)部總線等，可通過(guò)采用具有高吞吐量、高傳輸鏈接功能，以及具有支持每個(gè)協(xié)處理器專(zhuān)用I/0信道的有效增強(qiáng)DMA引擎輕松加以克服。通過(guò)DSP CPU與協(xié)處理器，有效傳輸與并行操作可使時(shí)鐘有效利用達(dá)到化。

以TMS320C6416為例，它有TCP和VCP兩個(gè)協(xié)處理器，CPU與TCPVCP之間有一條32位的外圍總線和一條64位的EDMA總線。CPU通過(guò)外圍總線(訪問(wèn)映射在CPU內(nèi)存空間的寄存器)來(lái)控制協(xié)處理器的運(yùn)行，而通過(guò)EDMA與協(xié)處理器進(jìn)行數(shù)據(jù)交換。在DSP64個(gè)EDMA通道的事件資源中，有四個(gè)事件被用于協(xié)處理器與CPU的通訊，每個(gè)協(xié)處理器占用兩個(gè)事件用來(lái)發(fā)送或接受數(shù)據(jù)。這些事件如下：

事件28是VCP接受事件 (VCPREVT)，作為EDMA從VCP到DSP傳輸(DSP接受數(shù)據(jù))的同步事件。

事件29是VCP發(fā)送事件 (VCPXEVT)，作為EDMA從DSP到VCP傳輸(DSP接受數(shù)據(jù))的同步事件。

事件30是TCP接受事件 (TCPREVT)，作為EDMA從TCP到DSP傳輸(DSP接受數(shù)據(jù))的同步事件。

事件31是TCP發(fā)送事件 (TCPXEVT)，作為EDMA從DSP到TCP傳輸(DSP接受數(shù)據(jù))的同步事件。

在解碼過(guò)程中，協(xié)處理器會(huì)發(fā)出不同的事件來(lái)驅(qū)動(dòng)EDMA完成相應(yīng)的數(shù)據(jù)傳輸。作為示例，圖3是獨(dú)立模式下TCP事件的產(chǎn)生：

輸入和輸出數(shù)據(jù)流

一般來(lái)說(shuō)，Turbo或卷積碼解碼的輸入是從信道接收到的軟判定數(shù)據(jù)幀，該數(shù)據(jù)代表發(fā)射機(jī)編碼器的輸出加上傳輸中引入的噪聲。解碼器的輸出是硬判定幀，是或接近編碼器的輸出。

具體到TMS320C6416，它的VCP協(xié)處理器把分支度量(Branch Metrics)作為輸入，該度量由信道軟判定計(jì)算而來(lái)。軟判定并不直接輸入到VCP，以便兼容2G、2.5G和3G不同標(biāo)準(zhǔn)并可實(shí)現(xiàn)2G的Viterbi均衡。輸出是上述的硬判定或16位軟判定。軟判定可用于后處理，以便提高編碼性能并進(jìn)一步降低BER。TCP把系統(tǒng)和奇偶比特的對(duì)數(shù)域似然率作為輸入，對(duì)數(shù)域似然率通過(guò)縮放信道軟判定得到。它也輸出硬判定。

另外，TMS320C6416還可以輸入諸如約束長(zhǎng)度、編碼速率、編碼生成多項(xiàng)式、幀長(zhǎng)度以及幀終止(即，尾比特結(jié)構(gòu))等控制參數(shù)，提供了一定的靈活性和可編程性，以支持更多的標(biāo)準(zhǔn)。如C6416的VCP可支持5到9的約束長(zhǎng)度，支持三種碼率等等，TCP支持3GPP或3GPP2所有的Turbo碼。
對(duì)于TCP而言，附加參數(shù)包括交織表及迭代次數(shù)。由于Turbo譯碼是一個(gè)迭代過(guò)程，TCP有一個(gè)功能是，在指定數(shù)量的重復(fù)完成之前，按照用戶定義的閾值確定解碼質(zhì)量是好還是壞，如果以達(dá)到需求的閾值則退出迭代，從而可以減少處理時(shí)間。它還可以執(zhí)行不同的軟件/硬件分工，在此TCP只是一個(gè)MAP解碼器(運(yùn)算量的部分)，而其它所有功能在軟件中實(shí)現(xiàn)，給開(kāi)發(fā)者更大的靈活性。

結(jié)論

站符號(hào)級(jí)信道糾錯(cuò)的數(shù)字信號(hào)處理幾種實(shí)現(xiàn)方案的分析，比較了它們的優(yōu)缺點(diǎn)。從成本和靈活性上來(lái)看，DSP集成協(xié)處理器的方案有著很大的優(yōu)越性，這一點(diǎn)可以從TMS20C6416看出。

關(guān)鍵詞：DSP/協(xié)處理器組合優(yōu)化3G基站TMS320C6416FPGA

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