摘 要：本文敘述了圓片級(jí)封裝的概念、現(xiàn)狀及發(fā)展方向。對(duì)超級(jí)CSP與MOST（Microspring on Silicon Technology）兩種圓片級(jí)封裝重點(diǎn)進(jìn)行推介，并詳細(xì)介紹了其典型工藝。

關(guān)鍵詞：圓片級(jí)封裝，超級(jí)CSP，MOST，典型工藝

中圖分類號(hào)：TN305.94 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1681-1070（2005）07-06-04

1 圓片級(jí)封裝的提出

近些年，芯片尺寸封裝CSP（Chip Size Package）、直接粘片DCA（Direct Chip Attach），甚至圓片級(jí)封裝WLP(Wafer Level Packaging)技術(shù)的開(kāi)發(fā)，促進(jìn)了電子設(shè)備的進(jìn)一步小型化。這些技術(shù)都是針對(duì)如何用簡(jiǎn)略的工藝來(lái)制作小型化且高功能的衛(wèi)星封裝，淡化過(guò)去安裝技術(shù)中看到的封裝、裝配、板安裝的技術(shù)界限，促進(jìn)這些技術(shù)的融合與合理化。因此，近期有考慮擺脫半導(dǎo)體后端工序性格特征的新的安裝技術(shù)的趨勢(shì)。

一般來(lái)說(shuō)，芯片也好封裝也好，都是越小電器特性（遲滯和信號(hào)波形的保持等）越優(yōu)良。尤其對(duì)芯片而言，由于來(lái)自以一枚圓片的裝配次數(shù)決定其成本，所以由更就細(xì)微的設(shè)計(jì)規(guī)則來(lái)謀求小型化?？墒牵酝酒車O(shè)置的與外部的接線端子，因其數(shù)量的增加和受絲連接法的技術(shù)制約，使面積的減少接近了極限，所以再近一步小型化變得很困難。因此從整體上可以說(shuō)是受安裝技術(shù)的制約而造成了芯片面積的增加。為了改變目前這一狀況，出現(xiàn)了采用在芯片上形成連接用凸點(diǎn)，是芯片明顯小型化的倒裝片技術(shù)和CSP技術(shù)。但是，由于這些CSP多數(shù)是鋁絲焊盤與外部端子的再配線，封裝內(nèi)部必須有配線基板，這樣仍然不能把成本降下來(lái)。

這里提出一個(gè)新概念：在WLP中把芯片與封裝的連接引入到圓片處理中。把封裝的全過(guò)程置于圓片狀態(tài)下進(jìn)行，在切片工序完成的單片的CSP。這可能是超越了以往的封裝與基板連接技術(shù)界限的技術(shù)和相當(dāng)于增加了安裝位置。還有與以往的CSP不同的是，隨著芯片尺寸的縮小，在圓片內(nèi)的封裝個(gè)數(shù)增加，在芯片縮小的同時(shí)使封裝成本降低是完全可能的。
2 圓片級(jí)封裝的現(xiàn)狀、方向與課題
作為今后10年FBGA半導(dǎo)體后工序制造技術(shù)的提案，首推圓片級(jí)封裝(WLP)。以前的FBGA制造工藝，均采用先把圓片切成單個(gè)芯片，再以基板框架、引線框架、或以紙帶為載體在工藝過(guò)程中傳送。而21世紀(jì)的FBGA制造工藝，則采用以圓片為載體在工藝過(guò)程中傳送，切成單個(gè)芯片的工序設(shè)在組裝過(guò)程的。由于整個(gè)過(guò)程是在圓片狀態(tài)下實(shí)施的，因而可以批處理來(lái)降低組裝成本。圓片級(jí)封裝取代了過(guò)去封裝中的芯片與封裝之間的連接技術(shù)(線焊、TAB、倒裝片焊接等)，其特點(diǎn)是在切成單個(gè)芯片之前，采用與倒裝片相同原理的半導(dǎo)體前道工序配線技術(shù)，芯片焊盤與外部端子結(jié)線的方法是基本的，隨后的錫球焊接和電氣測(cè)試則是在圓片狀態(tài)下進(jìn)行的。
由WLP方式制成的實(shí)際芯片尺寸的FBGA(又被稱為圓片級(jí)CSP)，在外形和功能上與FC沒(méi)有區(qū)別，并擁有與FC一致的研究課題，如：質(zhì)量保證的芯片KGD、安裝技術(shù)、裸芯片技術(shù)、互換性、相對(duì)收縮、基板技術(shù)等。

3 典型工藝介紹
本文介紹2個(gè)典型工藝：一個(gè)是被稱為超級(jí)CSP的圓片級(jí)封裝，即：作為接線端子的銅柱形成后在圓片狀態(tài)造型并封裝；另一個(gè)是被稱為M O S T( Microspring on Silicon Technology )的圓片級(jí)封裝，即：用絲焊接法制成金屬?gòu)椈墒降慕泳€端子，并在其上鍍膜以提高機(jī)械強(qiáng)度。其中，MOST側(cè)重考慮了安裝的可靠性。

3.1 超級(jí)CSP
3.1.1 封裝結(jié)構(gòu)
超級(jí)CSP的再配線的截面結(jié)構(gòu)見(jiàn)。

該工藝是先在芯片表面形成聚酰亞胺薄膜作為絕緣膜，并在其上再對(duì)焊盤與對(duì)外連接用銅柱之間施加數(shù)μm厚的銅再配線。銅柱是高度為100μm的圓柱體，并在它的上面裝配錫球。還有，圓片表面以銅柱表面露出為基準(zhǔn)狀態(tài)而全部用樹(shù)脂封裝。
本結(jié)構(gòu)不需要向下填縫固化，所以獲得高的安裝可靠性。球的間距以面向存儲(chǔ)器的0.8～0.75 mm間距為中心，目前正在探討以系統(tǒng)的LSI為目標(biāo)的0.5～0.4mm間距。

3．1.2 制造工藝
把制造工程分為再配線工程和組裝工程加以說(shuō)明。
(1)再配線工程
示出了再配線工程。

在圓片狀態(tài)的芯片表面形成5μm左右的聚酰亞胺膜，再由噴鍍法形成品粒鍍層以滿足再配線鍍。接下來(lái)用半加成法形成再配線圖形，也就是用光致搞蝕劑覆蓋不需鍍的部分，然后在開(kāi)口處鍍銅達(dá)5μm以上形成配線。其次，剝離抗蝕劑膜，為形成銅柱，把干式膠片抗蝕劑疊層并圖形化，然后進(jìn)行鍍銅柱。，剝離抗蝕劑，用蝕刻法除去不要部分的噴鍍膜。
(2)組裝工程
是組裝工藝的流程。

把再配線后的圓片同定在造型用的模具上，再把樹(shù)脂放在圓片上壓縮成形進(jìn)行封裝。這時(shí)，在制造樹(shù)脂和壓延裝置之間插入膠片，該膠片緩解壓在圓片上面的銅柱上的集中壓力，并傳遞對(duì)造型樹(shù)脂的成型壓力。在此，除銅柱上面以外均被造型樹(shù)脂填充，隨后把錫球整體放在圓片上，按芯片尺寸劃片，完成封裝。
(3)可靠性評(píng)價(jià)
表1和表2示出了可靠性評(píng)價(jià)結(jié)果。

封裝單片的可靠性是熱循環(huán)通過(guò)500次，球安裝后的熱循環(huán)是在-25～+125℃的條件下通過(guò)1000次。

3．2 MOST(微簧片在芯片上的技術(shù))

3.2.1 封裝結(jié)構(gòu)
MOST的電子顯微鏡照片的界面構(gòu)成分別如和所示。

作為器件的保護(hù)層，在IC上形成聚酰亞胺層，I/O電極通過(guò)聚酰亞胺的位移被引出到表面。

被引出的電極是由電鍍法形成的表面配線而被配列在芯片表面。在配線之前請(qǐng)留意焊接用的焊盤，這里利用改進(jìn)型絲焊裝置將細(xì)金絲制成彈簧的骨格。在金絲的表面鍍有鎳合金，具體作為彈簧的功能。

該彈簧具有BGA中安裝接線端子的功能和圓片測(cè)試中探針的功能。也就是說(shuō)，MOST算得上是兼?zhèn)鋺?yīng)力環(huán)節(jié)功能和圓片級(jí)檢測(cè)功能的CSP。由于這個(gè)特點(diǎn)，對(duì)存儲(chǔ)器等器件可以在圓片狀態(tài)下進(jìn)行測(cè)試，老化后，切出單片，選合格新產(chǎn)品直接安裝。
3.2.2 制造工藝

（1） 再配線工藝
示出再配線工藝流程。首先在圓片上形成PT膜，把作為I/O端子的AL電極部開(kāi)口。然后由噴鍍法形成晶源層。超級(jí)CSP同樣也用半加成工藝。阻焊圖形化后，由電解鍍形成配線。

把來(lái)自器件的AL電極部再配列到芯片表面上同時(shí)形成焊盤。
(2)彈簧形成工藝(引出端)
出了形成彈簧引出端子的工藝流程。電鍍彈簧引出端子時(shí)，為了保護(hù)配線部位而只將抗蝕膜形成的焊盤制成開(kāi)口的圖形。隨后，由絲焊法形成彈簧的骨格。為了在金線表面提高彈性，故由電解鍍?cè)龊衿浼◇w。

剝離阻焊膜并蝕刻噴鍍的晶源層，為提高彈簧的濕性，故實(shí)施化學(xué)鍍金。
至此，圓片級(jí)的封裝即告結(jié)束。
(3)安裝
被單位化的MOST經(jīng)通常的芯片安裝機(jī)，安放在印有焊料的安裝板上。放好后，經(jīng)再流焊，使彈簧端子與板經(jīng)焊料而結(jié)合在一起。

3.2.3 可靠性評(píng)價(jià)結(jié)果
可靠性評(píng)價(jià)結(jié)果由表3和表4所示。作為對(duì)CSP(MOST單位)的試驗(yàn)，進(jìn)行預(yù)處理(1級(jí)數(shù)量5個(gè))，HTS(150 ℃，數(shù)量9個(gè))，PCT(100％，數(shù)量9個(gè))；在安裝后的模式狀態(tài)，進(jìn)行T／s(熱沖擊試驗(yàn))和T／c(溫度周期試驗(yàn))，通過(guò)全部的試驗(yàn)。

4 WLP的設(shè)計(jì)與課題
關(guān)于WLP特有的設(shè)計(jì)要素?cái)⑹鋈缦拢?br>(1)外部接線端子的配置
在網(wǎng)片狀態(tài)進(jìn)行再配線工程，單位化的WLP中，封裝外圍的端子配置因進(jìn)行切片工程而受到制約。另外，WLP基本上是作為輸出，不可能在芯片以外配置引腳，所以有時(shí)不能保證與其他封裝引腳配置的兼容性。
另外，隨著芯片的縮小，有時(shí)也必須改變引腳配置和間距。
(2)附加圖形
在同片表面必須有幾個(gè)附加岡形。在圓片表面必須有電解鍍用的供電圖形；背面要作標(biāo)記；向板，上安裝等也須有定位標(biāo)記。這些圖形被配置在網(wǎng)片的周邊部位。
(3)網(wǎng)片的伸縮由曝光補(bǔ)償
由于前道工序圓片的伸縮，在WLP工程時(shí)與設(shè)計(jì)值的步位間距產(chǎn)生誤差。分割曝光的場(chǎng)合是一邊補(bǔ)正一邊曝光，問(wèn)題較少，但整體曝光則易產(chǎn)生圖形偏差。還出于圓片的微調(diào)整，有時(shí)也會(huì)改變圓片中心的定位，所以有時(shí)必須再設(shè)置前述的附加圖形。
(4)墨跡標(biāo)記
通常為識(shí)別有缺陷的芯片而做墨跡標(biāo)記，但這些標(biāo)記也會(huì)成為再配線的障礙所以希望能把不良芯片存在的位置作為圖形數(shù)據(jù)附加在同片中。根據(jù)這個(gè)數(shù)據(jù)．可以把不良芯片識(shí)別的標(biāo)記印在圓片里面。
(5)芯片合格率
在網(wǎng)片內(nèi)的不良芯片較多且合格率低的場(chǎng)合，在用圓片處理的WLP技術(shù)中，每一個(gè)芯片的封裝成本相對(duì)提高。這是圓片級(jí)致命的且不可回避的問(wèn)題。為了能發(fā)揮其廉價(jià)的封裝優(yōu)點(diǎn)，可以考慮從通用的合格率高的器件上開(kāi)始使用。

5 結(jié)語(yǔ)

綜上所述，在圓片狀態(tài)進(jìn)行封裝的WLP技術(shù)，與過(guò)去的CSP相比，具有封裝工序少，能同時(shí)處理多個(gè)芯片的優(yōu)點(diǎn)，可以說(shuō)是批量生產(chǎn)優(yōu)勢(shì)的封裝。而且在可靠性方面也獲得了良好的評(píng)價(jià)結(jié)果。

在不斷向高密度發(fā)展的安裝技術(shù)中，像WLP這樣的CSP技術(shù)必將發(fā)揮重要的作用。像以前半導(dǎo)體是在硅基板上集成晶體管來(lái)開(kāi)展IC工作那樣，今后的WLP技術(shù)將成為集成IC、創(chuàng)造高功能系統(tǒng)的開(kāi)路技術(shù)先鋒。

另外，今后的技術(shù)開(kāi)發(fā)速度可以預(yù)想比過(guò)去更快。為了趕上潮流，不失時(shí)機(jī)地確立WLP技術(shù)，以作為封裝供給下去，必須考慮從前程序工程預(yù)先設(shè)定WLP。因?yàn)榻窈蟮陌l(fā)展趨勢(shì)將是更新從圓片工藝到封裝的整個(gè)制造工藝。當(dāng)然，為了實(shí)現(xiàn)之一目的，目前還須確立圓片級(jí)的測(cè)試、老化等技術(shù)，以及為今后的組裝做好基礎(chǔ)設(shè)施的準(zhǔn)備。