關(guān)鍵詞：超大規(guī)模集成電路；超微細(xì)加工技術(shù)；電磁干擾濾波器；薄膜集成制造方法

中圖分類號(hào)：TN43;TN911.7 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1003-353X(2004)02-0031-04

所謂電磁干擾就是因電磁波的傳播造成設(shè)備、信道或系統(tǒng)性能降低的一種電磁現(xiàn)象。電磁干擾所造成的電磁污染不僅嚴(yán)重影響電設(shè)備安全經(jīng)濟(jì)運(yùn)行，而且威脅人的生命健康和社會(huì)生活。因而國際社會(huì)對(duì)此非常重視，并已陸續(xù)推出一系列約束標(biāo)準(zhǔn)和限制措施[1,2]。

迄今為止，抑制EMI的技術(shù)措施有屏蔽、接地與濾波。其中，濾波技術(shù)是抑制傳導(dǎo)干擾有效，也經(jīng)濟(jì)的信號(hào)處理技術(shù)。實(shí)際應(yīng)用中只需將EMI濾波器(EMIF)接入到系統(tǒng)接口處，即可充分抑制雙向傳導(dǎo)干擾。目前，由于以鐵氧體為電感磁芯的雙π型EMIF具有更陡峭的插入損耗，基于雙π型EMIF的復(fù)式混合型濾波器已在較大功率的電路中得到廣泛應(yīng)用[3]。但是，EMIF的廣泛應(yīng)用既要求具有不同于傳統(tǒng)濾波器的寬阻帶濾波特性和陡峭的濾波邊沿，又要符合電子系統(tǒng)向高頻化、小型化和片式化發(fā)展的趨勢(shì),這對(duì)新一代EMIF器件的設(shè)計(jì)與制造提出了新的挑戰(zhàn)[4]。鑒于傳統(tǒng)的EMIF器件難以同時(shí)滿足上述要求[2,5]，我們借鑒IC 超微細(xì)加工技術(shù)，首次提出了雙p型EMIF的薄膜集成制造方法。

2 電路結(jié)構(gòu)與工作原理

雙π型EMIF單元電路結(jié)構(gòu)如所示。在中，L1=L2，C1=C2。L1和L2對(duì)共模干擾信號(hào)呈現(xiàn)高阻抗，對(duì)差模干擾信號(hào)和電源電流則呈現(xiàn)低阻抗，這樣就保證了對(duì)電源電流衰減甚微，同時(shí)又抑制了電流噪聲。一般 L1和L2對(duì)稱的繞在同一磁芯上，這樣就可以在正常工作電流內(nèi)，由于磁性材料產(chǎn)生的磁場(chǎng)相互疊加，即對(duì)于共模干擾信號(hào)互相加強(qiáng)，因而可有效抑制干擾；而對(duì)于差模干擾信號(hào)則互相減弱，從而可以避免磁通飽和[3]。

3 制造方法與工藝流程

借鑒等平面IC微細(xì)三維加工制造技術(shù)，基于上述雙π型EMIF單元電路結(jié)構(gòu)，提出了與IC工藝兼容的雙π型EMIF電路薄膜集成制造方法。在該方法中，我們采用包括襯底在內(nèi)的六層結(jié)構(gòu)（）。其中，獨(dú)立于文獻(xiàn) [6]提出的平面橫向螺旋同芯電感結(jié)構(gòu)放大示意圖如所示。

層為二氧化硅襯底，對(duì)電路起支撐作用，又為Metal1提供良好的絕緣隔離。如果要將EMIF 與微電子電路集成在同一芯片上，則獲得二氧化硅襯底的較好方法為硅熱氧化法、低壓化學(xué)汽相淀積 (LPCVD) 四乙基原硅酸鹽(TEOS)法或 等離子增強(qiáng)化學(xué)汽相淀積(PE CVD)法。其化學(xué)反應(yīng)式[7,8]分別為

具體選擇哪種方法視從哪一層開始制作EMIF 而定。

第二層為Metal1，用于制作電容器的極板、電感器的底層一半繞線及部分互連線?；诮档凸に嚦杀?、減少鋁硅界面共溶毛刺和提高鋁的抗電遷移能力，這層金屬一般選用鋁/鋁、硅、銅合金濺射或真空鍍膜，并加適當(dāng)?shù)恼掣綄雍妥钃鯇樱ㄈ鏣i/TiN和TiW等）。如果該層膜不與硅直接接觸，則不必在合金中添加硅，以減小互連線電阻。

第三層為Insulator1，用作電容器的層間介質(zhì)、電感器的低層繞線與磁芯之間的介電隔離及多層金屬互連線之間的絕緣（圖中未畫出）。由于已制作好的Metal要求后續(xù)工藝的處理溫度不得高于450℃，加之考慮到與IC工藝的兼容性幾獲得較高的介電常數(shù)，此層宜采用PECVD氮氧化硅工藝制作[9] 。其反應(yīng)式為：

第六層為Metal3，用作電感器的頂層一半繞線，與Metal1一起作為電容器的極板，及制作部分金屬互連線。該層膜以采用鋁、銅合金并附加適當(dāng)?shù)恼掣綄雍妥钃鯇訛橐恕?

對(duì)于多層金屬的層間互連，可采用“兩步覆蓋式”LPCVD鎢，經(jīng)過回蝕形成中間鎢插塞來實(shí)現(xiàn)[12] 。其兩步化學(xué)反應(yīng)依次為

此外，如所示，由三層金屬中的兩層構(gòu)成的壓點(diǎn)，是為以后的實(shí)驗(yàn)所設(shè)計(jì)。在多單元集成EMIF中，或與IC一體化集成的EMIF中，壓點(diǎn)所占面積部分可用于制作電容器。而且，在多單元集成EMIF中，可以通過單元間變參數(shù)設(shè)計(jì)和互連設(shè)計(jì)來增大帶寬和改善帶邊緣性能，從而可以靈活的實(shí)現(xiàn)各種應(yīng)用要求的小型、高頻、片式多單元薄膜集成EMIF。

針對(duì)提出的雙π型EMIF電路薄膜集成制造方法，并借鑒當(dāng)前IC的制造技術(shù)，設(shè)計(jì)出與VLSI工藝完全兼容的雙p型EMIF電路薄膜集成制造的工藝流程（）。另外，可以根據(jù)實(shí)際需要確定在“五次光刻”之后是否進(jìn)行表面鈍化。

4 結(jié)論

雙π型EMIF電路薄膜集成制造方法借鑒了當(dāng)前 IC制造技術(shù)。其制造工藝與IC制造工藝完全兼容,可與IC集成在一起,從而有利于實(shí)現(xiàn)抗EMIF的高頻化、小型化、輕型化、片式化及片上集成，降低生產(chǎn)成本，提高可靠性。采用該制造方法，結(jié)合現(xiàn)場(chǎng)可編程技術(shù)，通過單元間變參數(shù)設(shè)計(jì)和互連設(shè)計(jì)，可以擴(kuò)大帶寬，改善帶邊陡峭度，靈活地滿足各種不同的應(yīng)用要求。此外，如果選擇其它絕緣片狀材料作襯底，該方法也可以用來制作獨(dú)立的薄膜集成EMIF電路，以適應(yīng)各種電設(shè)備對(duì)分立集成EMIF電路的需求。