Verilog工業(yè)界使用很普遍，VHDL教學(xué)上用的多
國外這個(gè)情況更是如此?，F(xiàn)在大部分仿真器都支持Verilog，VHDL混合仿真，至少他們宣傳上是這樣。如果你的設(shè)計(jì)規(guī)模不大，同時(shí)使用兩種語言沒有一點(diǎn)問題。
Verilog與VHDL基本上，從我的經(jīng)驗(yàn)來說，沒有大的不兼容問題。而且他們也正在向?qū)Ψ降膬?yōu)勢(shì)學(xué)習(xí)，相互靠攏。有個(gè)組織（OVI？忘了）在做這件事，大致是使他們相互能夠在語言級(jí)進(jìn)行混合編譯，而不是現(xiàn)在混合仿真的做法，各自編譯到真值表再來驅(qū)動(dòng)聯(lián)合仿真。
這一點(diǎn)并不是很重要。Verilog能夠描述所有你想描述的硬件同步邏輯電路。VHDL也能。但兩者仍然不同。Verilog簡(jiǎn)單的說類C，簡(jiǎn)單明了，工程師特別好用，寫測(cè)試激勵(lì)更是得心應(yīng)手。VHDL則類pascal，嚴(yán)謹(jǐn)?shù)糜悬c(diǎn)呆板，但不出錯(cuò)兒，你如果寫邏輯熟練，終會(huì)拋棄它