HDL其他相關軟件

出處：GGRI2004 發(fā)布于：2007-04-29 10:28:04

	Mentor公司出品，VHDL/Verilog完整開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作，包括三套軟件：HDL Designer Series（輸入及項目管理），Leonardo.Spectrum（綜合）和Modelsim（仿真）試用版
Debussy	VHDL/Verilog專用調試和代碼優(yōu)化軟件，多用于復雜設計的調試，如CPU設計 www.novas.com	Debussy學習資料（5.27M)
Visual IP	可以為IP core供源代碼保護和用戶仿真模型
X-HDL	可實現(xiàn)VHDL和Verilog語言的相互自動轉化
Prime Time	靜態(tài)時序分析軟件，Synopsys公司出品，多用于ASIC設計，也可以用于FPGA/PLD設計
System Generator	ISE與與Mathlab的接口，利用IP核在Mathlab中快速完成數(shù)字信號處理的仿真和終FPGA實現(xiàn)
DSP Builder	QuartusII與Mathlab的接口，利用IP核在Mathlab中快速完成數(shù)字信號處理的仿真和終FPGA實現(xiàn)
SOPC Builder	配合QuartusII，可以完成NiosII軟CPU的開發(fā)工作	NiosII快速入門
Amplify	Synplicity公司出品，物理級綜合工具
Indentify	Synplicity公司推出的一種驗證工具，可以在FPGA工作時查看實際的節(jié)點信號，甚至可以像調試單片機一樣，在HDL代碼中設斷點
Synplify DSP	和DSP Builder ,System Generator 類似,用于數(shù)字信號處理的開發(fā)
Topweaver	一個很好用的ＨＤＬ設計工具，能夠自動將子模塊聚合成一個頂層文件。共享軟件

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