在VHDL的表述邏輯的PROCESS中,如果一個信號被條件調用或者,有信號在付值語句右側出現(xiàn),而這些信號又沒有在敏感表中,則輸出信號會形成LATCH.對輸入信號很多的邏輯不要用process表達,而用When...ELSE 或With...select等其他.
另外還有其他情況也可以生成latch.下面是一個例子.
...
signal A : STd_logic_vector( 3 downto 0);
signal B : std_logic_vector( 2 downto 0);
...

process ( RST,CLK ) begin
if ( RST = '0' ) then
A <= ( others => '0' );
elsif ( CLK'event and CLK='1' ) then
A( 2 downto 0) <= B;
end if;
end process;