Verilog HDL算術(shù)操作結(jié)果的長度
出處:huxiangbin 發(fā)布于:2007-04-29 10:14:09
reg [0:3] Arc, Bar, Crt;
reg [0:5] Frx;
. . .
Arc = Bar + Crt;
Frx = Bar + Crt;
個加的結(jié)果長度由Bar,Crt和Arc長度決定,長度為4位。第二個加法操作的長度同樣由Frx的長度決定(Frx、Bat和Crt中的長長度),長度為6位。在個賦值中,加法操作的溢出部分被丟棄;而在第二個賦值中,任何溢出的位存儲在結(jié)果位Frx[1]中。
在較大的表達式中,中間結(jié)果的長度如何確定?在Verilog HDL中定義了如下規(guī)則:表達式中的所有中間結(jié)果應(yīng)取操作數(shù)的長度(賦值時,此規(guī)則也包括左端目標)??紤]另一個實例:
wire [4:1] Box, Drt;
wire [1:5] Cfg;
wire [1:6] Peg;
wire [1:8] Adt;
. . .
assign Adt = (Box + Cfg) + (Drt + Peg);
表達式左端的操作數(shù)長為6,但是將左端包含在內(nèi)時,長度為8。所以所有的加操作使用8位進行。例如:Box和Cfg相加的結(jié)果長度為8位。
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