在前面的討論中，都沒有考慮襯底電位對(duì)晶體管性能的影響，都是假設(shè)襯底和晶體管的源極相連，即VBS (Bulk-Source)=0的情況，而實(shí)際工作中，經(jīng)常出現(xiàn)襯底和源極不相連的情況，此時(shí)，VBS不等于0。
在晶體管的襯底與器件的源區(qū)形成反向偏置時(shí)，將對(duì)器件產(chǎn)生什么影響呢?

由基本的pn結(jié)理論可知，處于反偏的pn結(jié)的耗盡層將展寬。上圖說(shuō)明了NMOS管在VDS較小時(shí)的襯底耗盡層變化情況，圖中的淺色邊界是襯底偏置為0時(shí)的耗盡層邊界。當(dāng)襯底與源處于反偏時(shí)，襯底中的耗盡區(qū)變厚，使得耗盡層中的固定電荷數(shù)增加。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導(dǎo)致溝道中可動(dòng)電荷的減少，從而導(dǎo)致導(dǎo)電水平下降。若要維持原有的導(dǎo)電水平，必須增加?xùn)艍海丛黾訓(xùn)派系碾姾蓴?shù)。對(duì)器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數(shù)值提高。對(duì)NMOS，VTN更正，對(duì)PMOS，VTP更負(fù)，即閾值電壓的提高了。

在工程設(shè)計(jì)中，襯底偏置效應(yīng)對(duì)閾值電壓的影響可用下面的近似公式計(jì)算：

γ為襯底偏置效應(yīng)系數(shù)，它隨襯底摻雜濃度而變化，典型值：NMOS晶體管，γ=0.7~3.0。PMOS晶體管，γ=0.5~0.7對(duì)于PMOS晶體管，∆VT取負(fù)值，對(duì)NMOS晶體管，取正值。

對(duì)處于動(dòng)態(tài)工作的器件而言，當(dāng)襯底接一固定電位時(shí)，襯偏電壓將隨著源節(jié)點(diǎn)電位的變化而變化，產(chǎn)生對(duì)器件溝道電流的調(diào)制，這稱為背柵調(diào)制，用背柵跨導(dǎo)gmB來(lái)定義這種調(diào)制作用的大小：

到此為止，我們已引出了三個(gè)重要端口參數(shù)：gm、gds和gmB。這三個(gè)參數(shù)對(duì)應(yīng)了MOS器件的三個(gè)信號(hào)端口G-S、D-S、B-S，它們反映了端口信號(hào)對(duì)漏源電流的控制作用。
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