IDT72V2113在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

華中科技大學(xué)電子與信息工程系 侯利軍 王 殊 汪安民

高速數(shù)據(jù)采集是目前數(shù)據(jù)采集的發(fā)展方向。隨著微電子技術(shù)飛速發(fā)展，電子器件運(yùn)行速度有了很大的提高，幾十兆采樣頻率的AD逐漸得到廣泛的應(yīng)用。但是，數(shù)據(jù)傳輸和存儲(chǔ)一直制約著數(shù)據(jù)采集系統(tǒng)向更高速度上的發(fā)展。因此，如何進(jìn)行高速的數(shù)據(jù)傳輸和存儲(chǔ)是大容量連續(xù)數(shù)據(jù)采集系統(tǒng)的技術(shù)關(guān)鍵。目前一般是從兩個(gè)方面進(jìn)行考慮：1 采用高速傳輸協(xié)議，例如PCI、USB2.0、1394等高速的數(shù)據(jù)傳輸協(xié)議，將采樣數(shù)據(jù)傳送到主機(jī)，然后進(jìn)行后續(xù)處理；2 采用高速度、大容量的存儲(chǔ)器件，如SDRAM、SBSRAM、FIFO等,將采樣數(shù)據(jù)存儲(chǔ)在采集板上直接進(jìn)行處理。其中高速FIFO就是硬件上得到廣泛使用的一種存儲(chǔ)器件，本文詳細(xì)介紹了美國(guó)IDT公司的IDT72V2113的內(nèi)部結(jié)構(gòu)、主要功能及其使用方法，并就如何實(shí)現(xiàn)多片72V2113的字長(zhǎng)和深度擴(kuò)展的軟件和硬件連接給出詳細(xì)的說明，討論了FIFO和數(shù)字信號(hào)處理器（DSP）的連接原理與方法。

IDT72V2113功能介紹

IDT72V2113是由美國(guó)IDT公司生產(chǎn)的高速大容量先進(jìn)先出存儲(chǔ)器件（ FIFO）。其工作頻率為133MHz；容量為512K 字節(jié)，可以通過引腳方便的將容量設(shè)置成512K 9bit或者256K 18bit兩種方式；IDT72V2113可以設(shè)置標(biāo)準(zhǔn)工作模式或者FWFT（Fist Word Fall Through）工作模式，并提供全滿、半滿、全空、將滿以及將空等五種標(biāo)志信號(hào)。

IDT72V2113的內(nèi)部結(jié)構(gòu)如圖1所示，主要由一個(gè)內(nèi)部RAM陣列以及讀寫控制單元、讀寫指針單元、輸入輸出寄存器、標(biāo)志信號(hào)以及復(fù)位單元組成。其內(nèi)部RAM陣列采用先進(jìn)先出設(shè)計(jì)技術(shù)，外部數(shù)據(jù)首先存到輸入數(shù)據(jù)寄存器，再傳送到RAM陣列，依次保存，數(shù)據(jù)的先后順序通過修改寫指針確認(rèn)。RAM陣列始終檢測(cè)輸出數(shù)據(jù)寄存器的狀態(tài)，一旦為空，RAM陣列的數(shù)據(jù)送到輸出數(shù)據(jù)寄存器，外部設(shè)備可以直接從輸出數(shù)據(jù)寄存器讀出數(shù)據(jù)，數(shù)據(jù)的讀順序通過讀指針來控制。通過設(shè)置輸出使能引腳為高狀態(tài)來禁止數(shù)據(jù)的輸出，以減低芯片的功耗。為了方便數(shù)據(jù)的讀寫，IDT72V2113還增加了一些對(duì)數(shù)據(jù)讀寫的控制信號(hào)，包括讀寫使能、讀寫時(shí)鐘以及字寬控制等。

IDT72V2113的字長(zhǎng)和 字深擴(kuò)展

大容量數(shù)據(jù)存儲(chǔ)是高速數(shù)據(jù)采集系統(tǒng)迫切需要解決的問題，例如，一個(gè)20M采樣速率、8位的ADC，在一秒鐘的時(shí)間內(nèi)所采集到的數(shù)據(jù)量是20M字節(jié)，雖然IDT72V2113的單片容量是512K 9 bit，可以很好的滿足一般的數(shù)據(jù)采集系統(tǒng)的需要，但是，對(duì)于高速、無間隔的數(shù)據(jù)采集系統(tǒng)來說，一片的容量是不夠的。IDT72V2113便于擴(kuò)展的特性可以很容易地解決這個(gè)問題。其容量擴(kuò)展可以分為字長(zhǎng)擴(kuò)展和深度擴(kuò)展，且不需要外部控制電路，很方便電路設(shè)計(jì)及軟件開發(fā)。

IDT72V2113的字長(zhǎng)擴(kuò)展

IDT72V2113的字長(zhǎng)擴(kuò)展比較簡(jiǎn)單，只要把各個(gè)芯片的控制信號(hào)連在一起就可以實(shí)現(xiàn)。這里需要注意的是 EF/IR和FF/OR兩個(gè)引腳，在標(biāo)準(zhǔn)模式下這兩個(gè)管腳的功能為EF和FF，把各個(gè)芯片這兩個(gè)管腳分別相與；在FWFT模式下，這兩個(gè)管腳功能為IR和OR，把各個(gè)芯片的這兩個(gè)管腳分別相或，這樣就可以確保同步讀寫每一個(gè)IDT72V213。

IDT72V2113的深度擴(kuò)展

IDT72V2113的深度擴(kuò)展方式僅適用于FWFT工作模式。兩片IDT72V2113的字深擴(kuò)展的硬件連接如圖2所示。其中，傳輸時(shí)鐘可以選擇寫時(shí)鐘和讀時(shí)鐘中頻率高的那個(gè)時(shí)鐘信號(hào)。工作原理為：當(dāng)有數(shù)據(jù)寫入片F(xiàn)IFO中后，其輸出允許信號(hào)（OR）低有效，從而使第二片F(xiàn)IFO的寫使能信號(hào)有效；同時(shí)，只要第二片F(xiàn)IFO中仍有空間，它的輸入允許信號(hào)（IR）有效（低有效），從而使片F(xiàn)IFO的讀使能信號(hào)（REN）有效，這樣，在傳輸時(shí)鐘的驅(qū)動(dòng)下，數(shù)據(jù)由片F(xiàn)IFO向第二片F(xiàn)IFO傳送，直到第二片F(xiàn)IFO寫滿為止，以后的數(shù)據(jù)將儲(chǔ)存在片F(xiàn)IFO中。通過深度擴(kuò)展，兩片IDT72V2113可形成容量為1M 9 bit的數(shù)據(jù)緩沖。

IDT72V2113的容量擴(kuò)展實(shí)例

IDT72V2113不僅可以通過字長(zhǎng)擴(kuò)展和深度擴(kuò)展來實(shí)現(xiàn)容量擴(kuò)展，而且可以將兩者結(jié)合起來，進(jìn)行更大容量的擴(kuò)展，如用四片IDT72V2113擴(kuò)展成容量為1M 18 bit的數(shù)據(jù)緩沖，連接圖如圖3所示。

IDT72V2113與DSP---TMS320C62 03B的連接

隨著集成電路設(shè)計(jì)和制造工藝的飛速發(fā)展，數(shù)字信號(hào)處理器芯片（DSP）的速度越來越快，從幾十兆赫茲發(fā)展到現(xiàn)在的幾百兆赫茲，甚至千兆赫茲，處理能力也達(dá)到了幾千個(gè)MIPS。但是，與數(shù)字信號(hào)處理器（DSP）連接的外部設(shè)備是多種多樣的，例如從幾百兆赫茲的高速ADC到只有幾百千赫茲的ADC。因此，在數(shù)字信號(hào)處理器（DSP）和外部設(shè)備之間使用FIFO，可以充分利用高速數(shù)字信號(hào)處理器（DSP）的計(jì)算能力以及方便與外部設(shè)備的連接。

TMS320C6203B

TMS320C6203B是TI公司高性能數(shù)字信號(hào)處理器TMS320C6000系列的一種，采用修正的哈佛總線結(jié)構(gòu)，共有一套256位的程序總線、兩套32位的程序總線和一套32位的DMA專用總線；內(nèi)部有8個(gè)功能單元可以并行操作，工作頻率為300M，處理能力為2400MIPS；內(nèi)部集成了豐富的外圍設(shè)備接口，如外部存儲(chǔ)器接口（EMIF）、外部擴(kuò)展總線（XB）、多通道緩沖串口（McBSPS ）和主機(jī)接口（HPI），與外部存儲(chǔ)器、協(xié)處理器、主機(jī)以及串行設(shè)備的連接非常方便。下面主要介紹與IDT72V2113連接時(shí)要用到的部分。

TMS320C6203B的DMA控制器有以下特點(diǎn)：共有4個(gè)通道，32位尋址能力，可以對(duì)存儲(chǔ)器映射空間的任何一個(gè)區(qū)域進(jìn)行訪問；傳送數(shù)據(jù)支持8位、16位和32位字長(zhǎng)；靈活的地址產(chǎn)生方式，支持多幀傳輸方式；每次傳輸完畢后，可以進(jìn)行DMA通道的自動(dòng)初始化；傳輸操作可以由選擇的同步事件觸發(fā)。DMA寄存器的設(shè)置包括以下幾個(gè)寄存器：通道的主、副控制寄存器，通道的源地址、目的地址寄存器，通道傳輸計(jì)數(shù)寄存器，DMA全局地址寄存器，DMA全局索引寄存器，DMA全局計(jì)數(shù)重載寄存器。

TMS320C6203B的外部擴(kuò)展總線（XB）寬度為32位，可以連接外部異步設(shè)備、異步或同步FIFO、PCI控制器和其他一些外部控制器。外部擴(kuò)展總線由I/O總線和主機(jī)口接口組成。I/O總線有異步I/O工作模式和同步FIFO工作模式，其中同步FIFO模式與標(biāo)準(zhǔn)同步FIFO可以實(shí)現(xiàn)無縫連接，可以同時(shí)無縫實(shí)現(xiàn)四個(gè)FIFO寫借口或者實(shí)現(xiàn)三個(gè)FIFO寫接口及一個(gè)FIFO讀接口。通過無縫連接實(shí)現(xiàn)FIFO讀接口，F(xiàn)IFO必須連接到XCE3空間。

硬件連接圖及工作原理

IDT72V2113與C6203B的連接是通過C6203B外部擴(kuò)展總線（XB）的 XCE3空間，數(shù)據(jù)通過DMA方式從72V2113傳送到C6203B的片內(nèi)RAM中，具體連接如圖4所示。圖4中，四片72V2113經(jīng)過字長(zhǎng)和深度擴(kuò)展形成2M字節(jié)的數(shù)據(jù)輸入緩沖，輸入數(shù)據(jù)總線（D0-D15）、輸出數(shù)據(jù)總線（Q0-Q15）、讀使能（REN ）、讀時(shí)鐘（RCLK）、寫使能（WEN ）、寫時(shí)鐘（WCLK ）和將空標(biāo)志信號(hào)（PAE ）是由四片72V2113的相應(yīng)信號(hào)組合形成的，詳見圖3； XCE3 為外部擴(kuò)展總線（XB）的空間選擇信號(hào)， XFCLK為外部擴(kuò)展總線（XB）的輸出時(shí)鐘， EXT_INT4是C6203B的外部中斷信號(hào)4， DX0用作通用輸出口，控制72V2113的寫使能信號(hào)。

工作原理為：上電后，C6203B進(jìn)行初始化，外部擴(kuò)展總線的 XCE3空間設(shè)置為同步FIFO讀模式，DMA通道0配置為每次傳輸含1幀，每幀1024個(gè)半字，同步事件設(shè)置為外部中斷4，觸發(fā)極性為高電平；手動(dòng)啟動(dòng)DMA通道0，設(shè)置DX0為低電平。隨著數(shù)據(jù)不斷寫入72V2113，當(dāng)72V2113中的數(shù)據(jù)量大于1023個(gè)字節(jié)時(shí)，72V2113的將空標(biāo)志信號(hào)（PAE）由低電平變?yōu)楦唠娖?，使得C6203B的外部中斷信號(hào)有效，從而觸發(fā)DMA傳輸；C6203B的DMA通道0通過外部擴(kuò)展總線讀取1024個(gè)半字的數(shù)據(jù)，存儲(chǔ)于內(nèi)部RAM中，傳輸結(jié)束后向C6203B發(fā)送中斷，通知C6203B處理數(shù)據(jù)；C6203B處理完數(shù)據(jù)后，重新啟動(dòng)DMA通道0，進(jìn)行下DMA傳輸；如此循環(huán)，直到處理完所有數(shù)據(jù)。

部分程序代碼如下：
xbus_init:
MVKL XBGC,B0； 初始化外部擴(kuò)展總線全局控制寄存器MVKL XBGC,B0； 時(shí)鐘輸出使能，頻率為CPU時(shí)鐘的一半MVKL 7000h, A1MVKLH 0000h, A1STW A0,*B0
NOP 3
MVKL XCECTL3,B0； 初始化XCE3空間控制寄存器MVKH XCECTL3,B0； 選擇接口類型為32位FIFOMVKL 0201h,A1； 設(shè)置讀寫時(shí)序的參數(shù)MVKLH 0201h,A1
STW A1,*B0NOP 3dma_0_init:
MVKL PRICLT0,B0； 初始化DMA通道0控制寄存器
MVKH PRICLT0,B0； 工作方式為幀同步，32位，
MVKL 0040h,A1； 源地址不變，目的地址自增
MVKLH 0E01h,A1； 同步事件為外部中斷4
STW A1,*B0；DMA通道0停止
NOP 3
MVKL SECCTL0,B0； 初始化DMA通道0第二控制寄存器
MVKH SECCTL0,B0； 電平觸發(fā)方式，高有效
MVKL 0A080h, A1
MVKLH 0008h,A1
STW A1,*B0
NOP 3
MVKL SRC0,B0； 初始化源地址寄存器
MVKH SRC0,B0
MVKL 0000h,A0
MVKLH 7000h,A0
STW A0,*B0
NOP 3
MVKL DST0,B0； 初始化目 的地址寄存器MVKH DST0,B0MVKL 1000h,A0MVKLH 8000h,A0STW A0,*B0NOP 3 MVKL XFRCNT0 ,B0； 初始化傳輸計(jì)數(shù)寄存器MVKH XFRCNT0 ,B0； 設(shè)置成1幀，每幀1024個(gè)數(shù)據(jù)MVKL 00400h,A1MVKLH 0000h,A1STW A1,*B0 NOP 3 dma_0_start:
MVKL PRICLT0,B0； 手動(dòng)啟動(dòng)DMA通道0 MVKH PRICLT0,B0MVKL 0041h,A1MVKLH 0E01h,A1STW A1,*B0NOP 3

應(yīng)用實(shí)例

下面介紹IDT72V2113在一個(gè)基于DSP的高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用。整個(gè)高速數(shù)據(jù)采集系統(tǒng)的硬件構(gòu)成為：高速ADC、高速大容量數(shù)據(jù)緩沖、DSP和微機(jī)接口。高速AD采用TI 的ADS5422，14位采樣，采樣頻率為60M；DSP采用TI的高性能C6000定點(diǎn)DSP-TMS320C6203B；上位機(jī)接口采用USB2.0，理論數(shù)據(jù)傳輸速率為480Mbps。這個(gè)高速數(shù)據(jù)采集系統(tǒng)要求ADC在一秒鐘時(shí)間內(nèi)連續(xù)采樣22ms，ADC工作在40M采樣頻率，這樣，一秒內(nèi)的數(shù)據(jù)量將近2M 字節(jié)。由于TMS320C6203B強(qiáng)大的處理能力，在978ms時(shí)間內(nèi)可以處理完2M 字節(jié)的數(shù)據(jù)，因此，如何存儲(chǔ)2M 字節(jié)的數(shù)據(jù)是設(shè)計(jì)這個(gè)數(shù)據(jù)采集系統(tǒng)的關(guān)鍵?？梢钥紤]的方案有：1、采用DSP外擴(kuò)數(shù)據(jù)存儲(chǔ)器 ，這種方案不可行，因?yàn)锳DC兩次采樣之間的間隔為1/40M = 25 ns，而DSP的指令周期為3.3 ns，要在25 ns時(shí)間內(nèi)完成讀操作、寫操作和外部中斷響應(yīng)，軟硬件實(shí)現(xiàn)都比較困難，可靠性也不高； 2、采用FPGA+SDRAM方案，用FPGA實(shí)現(xiàn)一個(gè)SDRAM控制器，控制SDRAM的讀寫，直接將采樣數(shù)據(jù)寫入SDRAM中，但是SDRAM控制器實(shí)現(xiàn)比較困難；3大容量輸入數(shù)據(jù)緩沖，利用本文介紹的方法，用四片IDT72V2113進(jìn)行容量擴(kuò)展，形成2M字節(jié)的數(shù)據(jù)緩沖，在沒有增加系統(tǒng)復(fù)雜性前提下，很好地解決了大數(shù)據(jù)量存貯的問題。

總結(jié)

本文詳細(xì)介紹了IDT公司的大容量FIFO IDT72V2113的結(jié)構(gòu)及使用方法，并結(jié)合具體應(yīng)用，利用它的多片擴(kuò)展能力，將其應(yīng)用于基于TMS320C6203B和ADS5422的 DSP高速數(shù)據(jù)采集系統(tǒng)，實(shí)現(xiàn)了高速數(shù)據(jù)采集中的大數(shù)據(jù)量存儲(chǔ)。經(jīng)實(shí)際驗(yàn)證，系統(tǒng)運(yùn)行可靠，是一種有效的大數(shù)據(jù)量存貯解決方案。