DS325X、DS316X、DS317X和DS318X中時鐘速率適配器(CLAD)的使用

本應用筆記說明怎樣配置DS325X、DS316X、DS317X和DS318X器件中的時鐘速率適配器(CLAD)來產生多種時鐘源。在具體應用中，這些時鐘源可用作LIU參考時鐘或發(fā)送時鐘。

引言

本應用筆記說明怎樣配置時鐘速率適配器(CLAD)來產生多種時鐘源。這些時鐘源可被Dallas Semiconductor的DS325X、DS316X、DS317X和DS318X器件用作LIU參考時鐘或發(fā)送時鐘。
本應用筆記適用于以下產品。

使用DS325X內的CLAD

DS325X T3/E3 LIU內部的時鐘速率適配器單元從單一輸入時鐘產生全部所需的時鐘速率。如果有一路傳輸品質的時鐘源(DS3、E3或者STS-1)，時鐘速率適配器可以合成出另外兩種線路速率的傳輸品質時鐘。這樣，輸入時鐘和合成時鐘都可作為主時鐘用于時鐘和數據恢復(CDR)單元及抖動抑制器。在LIU主時鐘的驅動下，CDR單元從AGC/均衡器單元獲得已經放大、均衡的信號，產生分離的時鐘、數據正和數據負信號。在硬件模式下，時鐘速率適配器完全由T3MCLK、E3MCLK和STMCLK引腳控制。

在CPU總線模式下，通過CACR寄存器可以提供更多對于時鐘速率適配器的控制。當“后備主時鐘使能” (AMCEN — Alternate Master Clock Enable)控制位被置1時，時鐘速率適配器被配置為后備主時鐘模式。在這種模式下，時鐘速率適配器不再工作于DS3、E3或STS-1時鐘，而是工作于一個頻率由“后備主時鐘選擇” (AMCSEL)控制位確定的時鐘。作為后備主時鐘，有效的輸入頻率是19.44MHz、38.88MHz和77.76MHz。在后備主時鐘模式下，時鐘速率適配器多可以合成出三種時鐘速率(DS3、E3或者STS-1)中的兩種。要合成DS3和E3時鐘，可將后備主時鐘接入STMCLK引腳。要合成DS3和STS-1時鐘，可將時鐘接入E3MCLK引腳，時鐘接入T3MCLK引腳可以合成出E3和STS-1時鐘。

盡管DS325X器件中AMCEN和AMCSEL[1:0]的上電默認值可能并不符合實際所施加的時鐘，仍然可以在上電伊始就施加一個后備時鐘到任一MCLK引腳。上電之后一旦這些控制位被正確配置，時鐘速率適配器就開始合成正確的主時鐘。整個器件就可正常工作。

CPU總線模式也可以在T3MCLK、E3MCLK和STMCLK引腳上輸出一個合成主時鐘，供鄰近的成幀器、映射器和其他元件使用。要在T3MCLK上輸出合成的DS3主時鐘，只需設置CACR:T3MOE = 1。要在E3MCLK上輸出合成的E3主時鐘，設置CACR:E3MOE = 1，或者設置CACR:STMOE=1，在STMCLK上輸出合成的STS-1主時鐘。

DS325X的CLAD配置寄存器

用于配置CLAD的時鐘速率適配器控制寄存器的說明如下。
寄存器名稱：CACR
寄存器說明：時鐘速率適配器控制寄存器
寄存器地址：08h

Bit 7: T3MCLK輸出使能(T3MOE)。 當時鐘速率適配器被配置為合成DS3主時鐘時，通過設置T3MOE = 1，可以在T3MCLK引腳輸出DS3主時鐘。該時鐘可以用作鄰近的DS3成幀器和其他需要DS3時鐘的元件的發(fā)送時鐘。只有在T3MCLK引腳沒有被外部驅動時才可將該位設置為1。

0 = T3MCLK輸出驅動禁止
1 = T3MCLK輸出驅動使能

Bit 6: E3MCLK輸出使能(E3MOE)。 當時鐘速率適配器被配置為合成E3主時鐘時，通過設置E3MOE = 1，可以在E3MCLK引腳輸出E3主時鐘。該時鐘可以用作鄰近的E3成幀器和其他需要E3時鐘的元件的發(fā)送時鐘。只有在E3MCLK引腳沒有被外部驅動時才可將該位設置為1。

0 = E3MCLK輸出驅動禁止
1 = E3MCLK輸出驅動使能

Bit 5: STMCLK輸出使能(STMOE)。 當時鐘速率適配器被配置為合成STS-1主時鐘時，通過設置STMOE = 1，可以在STMCLK引腳輸出STS-1主時鐘。該時鐘可以用作鄰近的SONET成幀器、映射器和其他需要STS-1時鐘的元件的發(fā)送時鐘。只有在STMCLK引腳沒有被外部驅動時才可將該位設置為1。

0 = STMCLK輸出驅動禁止
1 = STMCLK輸出驅動使能

Bit 2至Bit 1: 后備主時鐘選擇(AMCSEL[1:0])。

00 = 19.44MHz
01 = 38.88MHz
10 = 77.76MHz
11 = 沒有定義

Bit 0: 后備主時鐘使能(AMCEN)。

0 = 禁止后備主時鐘模式
1 = 使能后備主時鐘模式

使用DS316X、DS317X和DS318X內的CLAD
DS316X、DS317X和DS318X內的CLAD用于從CLKA引腳輸入的單一參考時鐘產生多種內部時鐘頻率(DS3、E3或者STS-1)。輸入CLKA的時鐘頻率必須是以下幾種之一：
DS3 (44.736MHz)
E3 (34.368MHz)
STS-1 (51.84MHz)
如果提供了上述幾種時鐘中的一種，就可以生成另外兩種。如果需要，這些內部時鐘可以驅動輸出引腳CLKB和CLKC，供外部使用。
配置DS316X、DS317X和DS318X的CLAD
如果使用DS317X或者DS318X的LIU，CLAD可以向DS317X或者DS318X的接收LIU提供時鐘。DS316X、DS317X或者DS318X的CLAD由GL.CR2寄存器中的CLAD位進行配置。

在這種情況下，用戶必須在CLKA引腳上提供DS3、E3或者STS-1時鐘。 用戶必須至少向CLKA引腳提供三種頻率(DS3、E3或者STS-1)中的一種。CLAD[3:0]位通知PLL向這些引腳施加了何種頻率。圖1所示為DS316X、DS317X或者DS318X的CLAD單元。

FM位(位于PORT.CR2中)用于選擇由CLAD輸出并施加給LIU和發(fā)送器的時鐘。CLAD具有很高的靈活性。可以接受三種時鐘頻率中的任何一種，并利用CLAD提供其余所需的頻率。

也可以禁用CLAD，所有三個時鐘由外部提供，使用CLKA、CLKB和CLKC引腳作為輸入。當CLAD禁止時，必須分別向CLKA、CLKB和CLKC引腳施加DS3、E3和STS-1的三種參考頻率。如果不會用到三種頻率中的某些頻率，則不必在對應的CLAD時鐘引腳上施加該頻率。

CLAD[3:0]控制位(位于GL.CR2寄存器)控制CLAD的工作模式，它確定各引腳的輸入、輸出特性，以及各個引腳所對應的時鐘頻率。詳情請參考下面表1。

當CLAD[3:0] = 00XX時，PLL電路被禁止， CLKA、CLKB和CLKC引腳上的輸入時鐘被用作內部LIU的參考時鐘。當CLAD[3:0] = (01XX或者10XX或者11XX)時，會有零、一或二個PLL電路被使能，以產生所需的時鐘，取決于CLAD[3:0]位、幀模式(FM[5:0])位和PORT.CR2中的線路模式控制位(LM[2:0])。

線路模式位選擇主端口工作模式。如果不需要產生某個時鐘來通過CLAD輸出引腳輸出或作為LIU的參考時鐘，那么用于產生該時鐘的對應PLL被禁止并處于掉電狀態(tài)。

DS316X、DS317X和DS318X的CLAD配置寄存器
用于配置CLAD的兩個寄存器如下所示。

寄存器名稱：GL.CR2
寄存器說明：Global Control Register 2
寄存器地址：004h

Bit 3至0: CLAD IO模式[3:0] (CLAD[3:0])。 這些位用于控制CLAD的時鐘輸入/輸出引腳CLKA、CLKB和CLKC。這些寄存器位確定了采用哪個時鐘從LIU線路中恢復Rx時鐘。表1列出了詳細情況。

表1. CLAD輸入/輸出引腳編碼詳情

CLAD為接收LIU提供參考時鐘。接收LIU根據用戶選定(通過幀模式(FM)位)的模式選擇時鐘頻率。FM位選擇主成幀工作模式。如果通過PORT.CR3.CLADC寄存器位選定，CLAD輸出也可以用作發(fā)送時鐘源。

寄存器名稱： PORT.CR3
寄存器說明：端口控制寄存器3
寄存器地址：(0, 2, 4, 6)44h

Bit 3: CLAD發(fā)送時鐘源控制(CLADC)。 該位用于選擇CLAD時鐘作為內部發(fā)送時鐘源。該位的功能還和其他控制位的設置有關。

0 = 允許使用CLAD時鐘做為發(fā)送時鐘。
1 = 不采用CLAD時鐘作為發(fā)送時鐘(如果沒有使能環(huán)回，由TCLKIn提供時鐘源)。

配置DS31612、DS3168和DS3166的CLAD
在DS31612、DS3168和DS3166中，CLAD也由三個獨立的PLL單元構成。這些PLL從參考時鐘輸入引腳(REFCLK)上的單一輸入時鐘產生多個時鐘，用于傳輸時鐘。為此，器件需要多三種內部時鐘，速率在DS3、E3和51.84。如果提供這三種頻率中的一種作為參考時鐘，另外兩種可以被合成出來。DS31612、DS3168和DS3166支持77.76MHz和19.44MHz參考時鐘頻率(這一點與DS3161、DS3162、DS3163和DS3164不同)，從它可以產生所有三種內部頻率。內部時鐘可作為一個備選的端口發(fā)送時鐘。

當使用CLK45、CLK34和CLK52引腳作為時鐘輸入時，還可以禁止CLAD，由外部提供所有三個時鐘。當CLAD被禁止，而端口又被配置為使用CLAD時鐘作為發(fā)送時鐘時，被配置為DS3、E3和CC52的端口將分別使用CLK45、CLK34和CLK52上的時鐘。當CLAD被禁止時，CLK45、CLK34和CLK52引腳上的時鐘頻率對于電路功能并無影響。但是，為了滿足某種成幀類型的標準通信頻率要求，這些頻率通常分別為44.76MHz、34.368MHz和51.84MHz。

CLAD[5:0]控制位確定是否使能CLAD，REFCLK引腳上為何種參考頻率，以及哪個CLAD時鐘輸入/輸出引腳作為時鐘輸出引腳。

當CLAD[5:3] = 000、110或者111時，PLL電路被禁止，CLAD時鐘輸入/輸出引腳上的信號被用作輸入時鐘。當CLAD[5:3] = 001、010、011、100或者101時，零、一、二或三個PLL電路被使能用來產生所需的時鐘，取決于CLAD[2:0]位、幀模式位(FM[5:0])、CLAD控制位(CLADC)、環(huán)路時間模式位(LOOPT)和全局8K參考選擇位(G8KRS[3:0])的設置。詳情參見下面的表2和表3。

舉例來講，如果在一個設計中端口只工作在DS3速率下，那么CLAD[5:3]可以設置為= 001。REFCLK引腳上的DS3時鐘被用于發(fā)送，沒有PLL電路被使能。

如果某個時鐘頻率不被任何單元使用，那么就可以關閉用來產生該時鐘的PLL。如果參考時鐘與內部使用的某個時鐘相同，那么就可使用REFCLK引腳上的時鐘；用于產生該時鐘的PLL就可以關閉。

DS31612、DS3168和DS3166的CLAD配置寄存器
寄存器名稱：GL.CR2
寄存器說明：全局控制寄存器2
寄存器地址：004h

Bit 5至0: CLAD輸入/輸出模式[5:0] (CLAD[5:0])。 這些位控制著CLAD引腳REFCLK、CLK45、CLK34和CLK52的工作模式。詳見表2和表3。

表2. CLAD時鐘源設置

表3. CLAD時鐘引腳輸出設置
*注: 當CLAD[5:3] = 000、110或者111時，CLK45、CLK34和CLK52為輸入。

寄存器名稱：PORT.CR3
寄存器說明：端口控制寄存器3
寄存器地址：(00,02,04,06,08,0A,0C,0E,10,12,14,16)44h

Bit 3: CLAD發(fā)送時鐘源控制(CLADC)。 該位用于選擇CLAD時鐘作為內部發(fā)送時鐘源。該位的功能與其他控制位的設置有關。

0 = 允許使用CLAD時鐘做為發(fā)送時鐘。
1 = 不采用CLAD時鐘作為發(fā)送時鐘(如果沒有使能環(huán)回功能，時鐘源為TCLKIn)。

結語

DS325X、DS316X、DS317X或者DS318X器件含有一個CLAD功能，可用于產生多種時鐘作為LIU參考時鐘，或者供給用戶應用作為發(fā)送時鐘。關于Dallas Semiconductor器件中CLAD的工作如有進一步的問題，可通過電子郵件telecom.support@dalsemi.com (English only)或者致電USA 972-371-6555 (English only)，聯絡Dallas Semiconductor的電信應用支持團隊。