FPGA設(shè)計(jì)中的編程技巧

熊海東，黃超昔，邵宇豐
(重慶郵電學(xué)院通信與信息工程學(xué)院 重慶)

隨著電子技術(shù)的發(fā)展，芯片的復(fù)雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門電路設(shè)計(jì)的需求也越來越多；采用硬件描述語言HDL的設(shè)計(jì)方式應(yīng)運(yùn)而生，而在利用硬件描述語言HDL進(jìn)行FPGA設(shè)計(jì)時，高效的代碼有利于得到較為理想的電路。

Verilog HDL因其提供了非常精煉和易讀的語法而受到廣大硬件工程師的青睞。本文討論了在進(jìn)行FPGA設(shè)計(jì)中，如何通過編寫VerilogHDL代碼達(dá)到預(yù)期的設(shè)計(jì)要求。

2 設(shè)計(jì)技巧

2．1 如何減少關(guān)鍵路徑上的組合邏輯單元數(shù)

在FPGA中每條關(guān)鍵路徑上的邏輯單元都會增加一定的時延。因此為了保證關(guān)鍵路徑能滿足時序約束，設(shè)計(jì)時必須考慮在關(guān)鍵路徑上如何減少邏輯單元的使用。下面的例子說明了如何減少關(guān)鍵路徑上的邏輯單元個數(shù)。

首先假設(shè)"critical"所經(jīng)的路徑是一條關(guān)鍵路徑，在下面的例子中"critical"經(jīng)過了2個邏輯單元。

2．2 資源共享

資源共享能減少宏單元的使用數(shù)量，因此在設(shè)計(jì)時同樣可以通過編寫合適的程序來達(dá)到資源共享的目的。下面舉一個簡單的例子來說明。

下面是1個二選—選擇器和2個加法器。

2.3 為優(yōu)化邏輯而進(jìn)行的復(fù)制

設(shè)計(jì)人員在利用綜合工具對可編程邏輯器件進(jìn)行綜首時，都會面臨一個問題，即綜合工具并不能對復(fù)雜的設(shè)計(jì)實(shí)現(xiàn)的布局、布線結(jié)果。大多數(shù)綜合工具都有一個扇出控制．因此，為了優(yōu)化設(shè)計(jì)，建議在設(shè)計(jì)代碼中產(chǎn)生復(fù)制邏輯，許多綜合工具都可以優(yōu)化復(fù)制，但必須告訴綜合
工具保持其重復(fù)邏輯．

2．3．1 復(fù)制組合邏輯

如果一個扇出大于1的組合邏輯不能在CLB內(nèi)部實(shí)現(xiàn)，這時需要對組合邏輯進(jìn)行復(fù)制。下面給出組合邏輯復(fù)制的例子。

可以重新書寫代碼達(dá)到組合邏輯復(fù)制的目的。
2.3.2復(fù)制觸發(fā)器

為了優(yōu)化設(shè)計(jì)，可對大扇出信號的觸發(fā)器進(jìn)行復(fù)制。因?yàn)榇笊瘸鲂盘柲軠p緩布線速度，并增加布線的難度?？梢酝ㄟ^復(fù)制觸發(fā)器解決2個問題：減小扇出，縮短布線延遲；復(fù)制后每個觸發(fā)器可以驅(qū)動芯片的不同區(qū)域，有利于布線。下面給出復(fù)制觸發(fā)器的例子。

3 結(jié) 語

隨著硬件描述語言HDL被廣泛接受，掌握好硬件描述語言HDL對縮短開發(fā)時間，提高設(shè)計(jì)效率大有裨益。