摘要：介紹模擬峰值電壓的檢測(cè)方式，敘述基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的數(shù)字式快速軸承噪聲檢測(cè)方法，給出相關(guān)的Verilog-HDL主模塊部分。

關(guān)鍵詞：峰值檢測(cè) 傳感器 Verilog-HDL A/D轉(zhuǎn)換器

引言

在軸承生產(chǎn)行業(yè)中，軸承振動(dòng)噪聲的峰值檢測(cè)是一項(xiàng)重要的指標(biāo)。以往，該檢測(cè)都是采用傳統(tǒng)的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機(jī)波形的正峰值。本文敘述了基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結(jié)合所實(shí)現(xiàn)的快速軸承噪聲檢測(cè)方法。

1 振動(dòng)噪聲電壓峰值檢測(cè)方案的確定

1.1 軸承振動(dòng)噪聲的產(chǎn)生及檢測(cè)

是軸承振動(dòng)噪聲電壓峰值檢測(cè)系統(tǒng)的示意圖。由于加工設(shè)備、技術(shù)、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。中，假設(shè)某待測(cè)軸承有一處傷疤。由于傷痕的存在，軸承在轉(zhuǎn)動(dòng)過(guò)程中，傷疤將與滾珠產(chǎn)生摩擦，從而表現(xiàn)在軸承整個(gè)產(chǎn)生微小的振動(dòng)。這一振動(dòng)通過(guò)加速度傳感器輸出電壓信號(hào)，經(jīng)電荷放大器、峰值檢測(cè)后，即后得到振動(dòng)噪聲的峰值電壓。給出了在有傷疤情況下的傳感器輸出電壓波形。

1.2 模擬式的峰值電壓保持電路

以往的軸承振動(dòng)噪聲峰值電壓檢測(cè)，均采用了模擬式的峰值電壓檢測(cè)法。示出了由采樣保持電路LF398H構(gòu)成的該類檢測(cè)電路。當(dāng)噪聲電壓到來(lái)后，采樣信號(hào)跟隨模擬信號(hào)電壓到峰值處，之后采樣脈沖消失，電路處于保持狀態(tài)。保持電容C上即存儲(chǔ)了模擬信號(hào)的峰值電壓Vm。要想較快地跟隨輸入電壓Vin的變化，保持電容C的容量就應(yīng)相對(duì)減?。欢鳦的相對(duì)減小，又會(huì)導(dǎo)致在保持電壓期間，輸出電壓Vout的下降速率加快。這兩者相互矛盾，從而使這種電路難以達(dá)到較高的性能。

1.3 數(shù)字式的峰值電壓檢測(cè)

模擬式的峰值檢測(cè)電路不易做到高速采樣。采橋保持電路經(jīng)長(zhǎng)期使用后，多方面的性能會(huì)發(fā)生明顯變化，且不易批量化生產(chǎn)；而由數(shù)字電路組成的系統(tǒng)可以做到結(jié)構(gòu)簡(jiǎn)單、調(diào)試方便，長(zhǎng)期使用不會(huì)導(dǎo)致系統(tǒng)性能指標(biāo)的下降。是一種數(shù)字式的峰值檢測(cè)系統(tǒng)的組成方案。它由A/D轉(zhuǎn)換部分和數(shù)字電壓的峰值檢測(cè)部分組成，接口電路內(nèi)含微處理器，負(fù)責(zé)與微機(jī)進(jìn)行數(shù)據(jù)通信和接收來(lái)自微機(jī)的控制信號(hào)，并控制檢測(cè)系統(tǒng)的工作。根據(jù)應(yīng)用對(duì)象的不同，A/D轉(zhuǎn)換器的采樣速率可高達(dá)上百M(fèi)sps[1]，并可自帶采樣保持電路。與A/D轉(zhuǎn)換器相接的數(shù)字電壓峰值檢測(cè)電路可采用FPGA，其工作速度也中達(dá)上百M(fèi)sps。因此，在信號(hào)的處理速度方面兩者都是優(yōu)于傳統(tǒng)的模擬電路方式的。

2 基于Verilog-HDL的峰值電壓檢測(cè)方案

2.1 邏輯功能的設(shè)計(jì)

給出了數(shù)字電壓峰值檢測(cè)框圖。圖中除了A/D轉(zhuǎn)換器外，虛線部分所示均為FPGA組成的功能模塊。其功能由Verilog-HDL（HDL：硬件描述語(yǔ)言）來(lái)實(shí)現(xiàn)[2]。工作原理如下：由A/D轉(zhuǎn)換器取得的數(shù)字電壓送入數(shù)據(jù)緩沖模塊GET_DATA，GET_DATA中的數(shù)據(jù)與來(lái)自數(shù)據(jù)存儲(chǔ)模塊DATA_MEM中的數(shù)據(jù)都送入數(shù)據(jù)比較模塊DATA_COMP進(jìn)行比較。如果X端的數(shù)據(jù)大于Y端的數(shù)據(jù)，比較標(biāo)志模塊產(chǎn)生標(biāo)志信號(hào)，同時(shí)該信號(hào)將X端的數(shù)據(jù)打入數(shù)據(jù)存儲(chǔ)模塊DATA_MEM中（系統(tǒng)復(fù)位后，DATA_MEM中的數(shù)據(jù)為值0），進(jìn)而實(shí)現(xiàn)了保持2個(gè)數(shù)據(jù)中較大的一個(gè)功能。當(dāng)振動(dòng)噪聲電壓經(jīng)A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字電壓后，數(shù)據(jù)存儲(chǔ)模塊便依A/D轉(zhuǎn)換的次數(shù)做相應(yīng)次的比較，終將噪聲電壓的峰并保持下來(lái)。VDOUT為數(shù)字式的峰值輸出電壓。

僅有的邏輯功能框圖還不能方便地用Verilog-HDL來(lái)描述。為此將其進(jìn)一步細(xì)化為所示的形式。中虛線框內(nèi)的功能由XC9572（Xilinx公司的產(chǎn)品）實(shí)現(xiàn)。中，Vin為模擬電壓的輸入，VDOUT為數(shù)字峰值電壓的輸出，VDOUT、RB1、RB21均與接口電路相接，RB1、RB2受微機(jī)的控制。

2.2 時(shí)序圖

為所示邏輯電路的時(shí)序圖。按照軸承檢測(cè)的工藝，當(dāng)系統(tǒng)復(fù)位RB2、啟動(dòng)脈沖RB1到來(lái)后，經(jīng)0.7s的延時(shí)，便產(chǎn)生1個(gè)寬度為1s的門(mén)脈沖G_P。在此期間，A/D轉(zhuǎn)換器連續(xù)轉(zhuǎn)換的數(shù)據(jù)送入數(shù)據(jù)緩沖器GET_DATA，之后進(jìn)行數(shù)字信號(hào)的峰值檢測(cè)和保持。A/D轉(zhuǎn)換器在此采用MAX120。該轉(zhuǎn)換器的分辨率為12bit，轉(zhuǎn)換時(shí)間為1.6μs。

2.3 邏輯仿真

在硬件電路實(shí)現(xiàn)之前，用Verilog-HDL對(duì)所示的邏輯電路進(jìn)行了仿真，即為仿真結(jié)果。從仿真結(jié)果中可以看出，系統(tǒng)復(fù)位后，D_OUT（VDOUT）輸出為0，在1s門(mén)脈沖G_P有效期間，GET_DATA接收時(shí)鐘GET_DATA_CLK。此間來(lái)自A/D轉(zhuǎn)換器的數(shù)字電壓（分別為FROM_ADC=10、15、18、17、4、6、2）相繼輸入至GET_DATA。由于這期間的值為FROM_ADC=18，故有D_OUT=18。在門(mén)脈沖G_P無(wú)效期間，即使有數(shù)據(jù)FROM_ADC=11輸入，仍有D_OUT=0。

2.4 Verilog-HDL主模塊
限于篇幅，這里只將本系統(tǒng)所涉及到的Verilog-HDL的主模塊部分列出：

Module PK_SEL(BUSY,RB1,RB2,FROM_ADC,D_OUT,P_OUT);

input BUSY,RB1,RB2;

output P_OUT;

input [11:0]FROM_ADC;

output [11:0]D_OUT;

wire [11:0]TO_COM;

wire GET_DATA_CLK;

//產(chǎn)生秒脈沖

CNT100 F_4kHz （RB1,BUSY,F_4k）； //分頻

CNT100 F_37Hz （RB1，F(xiàn)_4k，F(xiàn)_37）； //分頻

DELAY_P1 START_DLY （RB2，RB1，F(xiàn)_7，DLY_05S）； //延時(shí)0.7s

DELAY_P2 GENE_SPB （RB2，DLY_05S，F(xiàn)_7，SPB）； //延時(shí)1s

GETE_GENE GENE_GP （G_P，DLY_05S&RB2，SPB）； //1s的門(mén)脈沖

Assign P_OUT=G_P;

//ADC數(shù)據(jù)值的比較和檢測(cè)

assign GET_DATA_CLK=～BUSY & G_P;

DFF12 GET_DATA（GET_DATA_CLK，F(xiàn)ROM_ADC，TO_COM, ～SPB & RB2); //獲取ADC數(shù)據(jù)

COMP_D DATA_COMP（TO_COM，D_OUT，D_S）； //數(shù)據(jù)比較

DFF12 DATA_MEM（BUSY & D_S，TO_COM，D_OUT，RB1 & RB2）； //數(shù)據(jù)存儲(chǔ)

結(jié)束語(yǔ)

與模擬式的峰值電壓檢測(cè)方式相比，數(shù)字式的檢測(cè)方式有著結(jié)構(gòu)簡(jiǎn)單、系統(tǒng)開(kāi)發(fā)周期短等優(yōu)點(diǎn)，而采用Verilog-HDL可以方便地實(shí)現(xiàn)欲有的功能。筆者設(shè)計(jì)開(kāi)發(fā)的該系統(tǒng)用在了大連科匯軸承儀器有限公司生產(chǎn)的S0910-3型軸承振動(dòng)測(cè)量?jī)x中，并于2001年6月在上海的國(guó)際軸承及裝備博覽會(huì)上引起了同行的關(guān)注。