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數(shù)字系統(tǒng)通常劃分為信息處理單元和控制單元。信息單元主要進(jìn)行信息的傳輸和運(yùn)算, 而控制單元的主要任務(wù)是控制信息處理單元的微操作的順序?？刂茊卧膶?shí)現(xiàn)方式有: 有限狀態(tài)機(jī)、控制寄存器和微代碼控制器等。有限狀態(tài)機(jī)在時(shí)間尺度上對(duì)其控制信號(hào)進(jìn)行離散化控制, 利用狀態(tài)轉(zhuǎn)移使控制信號(hào)在有限狀態(tài)機(jī)的狀態(tài)節(jié)拍控制下變化, 以實(shí)現(xiàn)對(duì)被控對(duì)象的控制。有限狀態(tài)機(jī)設(shè)計(jì)的關(guān)鍵是如何把一個(gè)實(shí)際的時(shí)序邏輯關(guān)系抽象成一個(gè)時(shí)序邏輯函數(shù),傳統(tǒng)的電路圖輸入法通過直接設(shè)計(jì)寄存器組來實(shí)現(xiàn)各個(gè)狀態(tài)之間的轉(zhuǎn)換, 而用硬件描述語言來描述有限狀態(tài)機(jī), 往往是通過充分發(fā)揮硬件描述語言的抽象建模能力，通過對(duì)系統(tǒng)在系統(tǒng)級(jí)或寄存器傳輸級(jí)進(jìn)行描述來建立有限狀態(tài)機(jī)。EDA 工具的快速發(fā)展，使通過CAD快速設(shè)計(jì)有限狀態(tài)機(jī)自動(dòng)化成為可能。

傳統(tǒng)上在系統(tǒng)級(jí)和寄存器傳輸級(jí)完成VHDL 的描述主要分以下幾步:

(1) 分析控制器設(shè)計(jì)指標(biāo), 建立系統(tǒng)算法模型圖;
(2) 分析被控對(duì)象的時(shí)序狀態(tài), 確定控制器有限狀態(tài)機(jī)的各個(gè)狀態(tài)及輸入.輸出條件;
(3) 應(yīng)用VHDL 語言完成描述。

使用XILINX的ISE6.1軟件包能加速有限狀態(tài)機(jī)設(shè)計(jì)，大大簡化狀態(tài)機(jī)的設(shè)計(jì)過程，實(shí)現(xiàn)狀態(tài)機(jī)設(shè)計(jì)的自動(dòng)化。下面分析二個(gè)簡單的狀態(tài)機(jī)設(shè)計(jì)實(shí)例來介紹使用ISE6.1軟件包中STATECAD來介紹快速設(shè)計(jì)有限狀態(tài)機(jī)的方法。使用STATECAD進(jìn)行狀態(tài)機(jī)設(shè)計(jì)的流程如下：

(1) 分析控制器設(shè)計(jì)指標(biāo), 建立系統(tǒng)算法模型圖;
(2) 分析被控對(duì)象的時(shí)序狀態(tài), 確定控制器有限狀態(tài)機(jī)的各個(gè)狀態(tài)及輸入.輸出條件;
(3) 在STATECAD中輸入有限狀態(tài)機(jī)狀態(tài)圖，自動(dòng)產(chǎn)生VHDL模型描述，使用STATEBENCH進(jìn)行狀態(tài)轉(zhuǎn)移分析,分析無誤后使用導(dǎo)出VHDL模型塊到ISE中進(jìn)行仿真后綜合，實(shí)現(xiàn)到CPLD或FPGA的映射。

設(shè)計(jì)人員的主要工作在步。第二步，第三步基本上可以通過STATECAD完成有限狀態(tài)機(jī)的自動(dòng)生成和分析，還可以利用分析結(jié)果來對(duì)被控對(duì)象的邏輯進(jìn)行分析，改進(jìn)，完善系統(tǒng)控制邏輯。

下面以一個(gè)VCR控制機(jī)狀態(tài)機(jī)設(shè)計(jì)過程來介紹如何使用STATECAD設(shè)計(jì)狀態(tài)機(jī)。
VCR控制機(jī)描述：

外部輸入：
1．POWERSWITCH---------電源開關(guān)
2．STOP----------------停按鈕
3．PLAY――――――――播放按鈕
4．RECORD―――――――錄影按鈕

輸出狀態(tài)：
1． 有電顯示：電源指示燈亮，播放指示燈滅，錄影指示燈滅；
2． 按播放按鈕，進(jìn)入播放狀態(tài)，播放指示燈亮，電源指示燈亮，錄影指示燈滅；按停按鈕，退出播放狀態(tài)回到有電狀態(tài)，播放指示燈滅，電源指示燈亮，錄影指示燈滅；
3． 按錄影按鈕，進(jìn)入錄影狀態(tài)，錄影指示燈亮；按停按鈕，退出錄影狀態(tài)回到有電狀態(tài)；電源指示燈亮，播放指示燈滅，錄影指示燈滅；
4． 電源開關(guān)斷開，電源指示燈滅，播放指示燈滅，錄影指示燈滅；

打開STATECAD，輸入如下的狀態(tài)圖：

進(jìn)行邏輯優(yōu)化（工具自動(dòng)進(jìn)行邏輯優(yōu)化）后，使用STATEBENCH進(jìn)行狀態(tài)轉(zhuǎn)移分析。以下是自動(dòng)狀態(tài)轉(zhuǎn)移模擬波形。

也可以進(jìn)行行為狀態(tài)模擬：如以下動(dòng)作的模擬波形，按電源開關(guān)上電，按播放按鈕，按播放按鈕，按停按鈕，按錄影按鈕，按停按鈕，電源開關(guān)斷電。

綜合以上的模擬波形結(jié)果，可以看到狀態(tài)機(jī)安裝指定的狀態(tài)轉(zhuǎn)移圖工作。
導(dǎo)出VHDL模型塊到ISE中進(jìn)行仿真后綜合后可以適配到XC9536-5-PC44芯片，適配結(jié)果如下：

宏模塊使用 Pterms Used 寄存器使用情況 引腳使用情況 IOB使用情況
9/36 (25%) 37/180 (21%) 9/36 (25%) 13/34 (39%) 11/72 (16%)

進(jìn)行引腳鎖定后就可以進(jìn)行編程。
代碼如下：
-- D:\XILINXTUTORIAL\VCRSTATE.vhd
-- VHDL code created by Xilinx's StateCAD 6.1i

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY VCRSTATE IS
PORT (CLK,PLAYSWITCH,POWERSWITCH,RECORDSWITCH,RESET,STOPSWITCH: IN std_logic ;
PLAYLED,POWERLED,RECORDLED : OUT std_logic);
END;

ARCHITECTURE BEHAVIOR OF VCRSTATE IS
TYPE type_sreg IS (OFF,PLAY,POWERON,RECORDING);
SIGNAL sreg, next_sreg : type_sreg;
SIGNAL next_PLAYLED,next_POWERLED,next_RECORDLED : std_logic;
BEGIN
PROCESS (CLK, RESET, next_sreg, next_PLAYLED, next_POWERLED, next_RECORDLED)
BEGIN
IF ( RESET='1' ) THEN
sreg <= OFF; PLAYLED <= '0';
POWERLED <= '0'; RECORDLED <= '0';
ELSIF CLK='1' AND CLK'event THEN
sreg <= next_sreg; PLAYLED <= next_PLAYLED;
POWERLED <= next_POWERLED; RECORDLED <= next_RECORDLED;
END IF;
END PROCESS;

PROCESS (sreg,PLAYSWITCH,POWERSWITCH,RECORDSWITCH,STOPSWITCH)
BEGIN
next_PLAYLED <= '0'; next_POWERLED <= '0'; next_RECORDLED <= '0';
next_sreg<=OFF;
CASE sreg IS
WHEN OFF =>
IF ( POWERSWITCH='1' ) THEN
next_sreg<=POWERON; next_POWERLED<='1';
next_PLAYLED<='0'; next_RECORDLED<='0';
ELSE
next_sreg<=OFF; next_POWERLED<='0';
next_PLAYLED<='0'; next_RECORDLED<='0';
END IF;
WHEN PLAY =>
IF ( POWERSWITCH='1' AND STOPSWITCH='0' ) THEN
next_sreg<=PLAY; next_POWERLED<='1';
next_PLAYLED<='1'; next_RECORDLED<='0';
END IF;
IF ( POWERSWITCH='0' ) THEN
next_sreg<=OFF; next_POWERLED<='0';
next_PLAYLED<='0'; next_RECORDLED<='0';
END IF;
IF ( STOPSWITCH='1' AND POWERSWITCH='1' ) THEN
next_sreg<=POWERON; next_POWERLED<='1';
next_PLAYLED<='0'; next_RECORDLED<='0';
END IF;
WHEN POWERON =>
IF ( POWERSWITCH='0' ) THEN
next_sreg<=OFF; next_POWERLED<='0';
next_PLAYLED<='0'; next_RECORDLED<='0';
ELSIF ( RECORDSWITCH='1' ) THEN
next_sreg<=RECORDING; next_POWERLED<='1';
next_PLAYLED<='0'; next_RECORDLED<='1';
ELSIF ( PLAYSWITCH='1' ) THEN
next_sreg<=PLAY; next_POWERLED<='1';
next_PLAYLED<='1'; next_RECORDLED<='0';
ELSE
next_sreg<=POWERON; next_POWERLED<='1';
next_PLAYLED<='0'; next_RECORDLED<='0';
END IF;
WHEN RECORDING =>
IF ( POWERSWITCH='1' AND STOPSWITCH='0' ) THEN
next_sreg<=RECORDING; next_POWERLED<='1';
next_PLAYLED<='0'; next_RECORDLED<='1';
END IF;
IF ( POWERSWITCH='0' ) THEN
next_sreg<=OFF; next_POWERLED<='0';
next_PLAYLED<='0'; next_RECORDLED<='0';
END IF;
IF ( STOPSWITCH='1' AND POWERSWITCH='1' ) THEN
next_sreg<=POWERON; next_POWERLED<='1';
next_PLAYLED<='0'; next_RECORDLED<='0';
END IF;
WHEN OTHERS =>
END CASE;
END PROCESS;
END BEHAVIOR;

整個(gè)狀態(tài)機(jī)實(shí)現(xiàn)過程比相當(dāng)簡單?？旖荨Ｓ行?。