文將深入探討有關(guān)FPGA芯片的電源管理問題，并以便攜式電子產(chǎn)品作為實(shí)例進(jìn)行深入的分析。討論范圍包括：為便攜式系統(tǒng)的FPGA芯片提供供電所面對(duì)的系統(tǒng)方面的問題；內(nèi)核電壓?jiǎn)握{(diào)上升的問題；如何利用電壓調(diào)節(jié)技術(shù)及為FPGA芯片提供背部襯底偏壓(back body biasing)以提升效率。
無論是網(wǎng)絡(luò)設(shè)備、通信設(shè)備、工業(yè)系統(tǒng)還是汽車電子系統(tǒng)，都普遍采用現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片。因?yàn)镕PGA芯片在實(shí)際應(yīng)用中具有高度的靈活性，同時(shí)還具有可重新配置的特點(diǎn)，因此成為上述各種電子產(chǎn)品所不可缺少的基本元件。近，F(xiàn)PGA芯片的應(yīng)用范圍進(jìn)一步擴(kuò)大，甚至廣泛應(yīng)用到各種電子消費(fèi)產(chǎn)品中，例如機(jī)頂盒、DVD錄像機(jī)及電子游戲機(jī)。預(yù)計(jì)FPGA芯片的應(yīng)用范圍會(huì)進(jìn)一步擴(kuò)大，相信在定位系統(tǒng)、醫(yī)療設(shè)備、測(cè)量?jī)x表以及便攜式設(shè)備中的應(yīng)用會(huì)有進(jìn)一步的增長(zhǎng)。
為何設(shè)計(jì)便攜式及手持電子產(chǎn)品的工程師紛紛改用FPGA芯片？原因是多方面的，例如工藝技術(shù)不斷改善、芯片的功耗及成本也大幅降低、體積越趨小型化。然而，便攜式電子產(chǎn)品若采用FPGA芯片，電源管理便會(huì)成為系統(tǒng)方面要面對(duì)的一個(gè)大問題。

圖1：實(shí)現(xiàn)先進(jìn)的電壓調(diào)節(jié)的功能示意圖。
不同系統(tǒng)對(duì)電源供應(yīng)有不同的要求，明白這一點(diǎn)極為重要，因?yàn)楣╇姷妮斎腚妷?、?fù)雜的啟動(dòng)情況、瞬態(tài)響應(yīng)、供電的順序等問題必須解決。FPGA芯片需要多個(gè)不同的供電電壓，例如內(nèi)核電壓(0.9V至2.5V)、I/O電壓(2.5V至3.3V)以及專為輔助電路提供供電的低噪音、低紋波電壓(典型2.5V或3.3V)。此外，若FPGA芯片的供電來自電池，系統(tǒng)效率及電池壽命的問題便變得極為重要。
FPGA電源管理挑戰(zhàn)
無論采用什么類型的FPGA芯片，終的系統(tǒng)決定了將面臨怎樣的電源挑戰(zhàn)。例如，可以接收衛(wèi)星廣播的DVD錄像機(jī)除了必須為FPGA供電外，還需另外提供數(shù)十組其它電壓。對(duì)于這樣的系統(tǒng)而言，電源器的體積及效率不是重要的考慮因素，重要的是必須降低成本。但對(duì)于以電池供電的系統(tǒng)來說，效率必然重于一切。
便攜式電子產(chǎn)品使用中以及進(jìn)入待機(jī)狀態(tài)的效率非常重要，因?yàn)樾蕰?huì)直接影響電池壽命及工作時(shí)間的長(zhǎng)短。以采用電池供電的系統(tǒng)為例，輸入電壓一般介于1.8V至5.5V之間。這類產(chǎn)品大多采用兩枚AA電池或1枚鋰電池作為電源，而這些電池的電壓大部分介于3V至4.2V之間。一般工作電流不會(huì)超過1.5A，大部分系統(tǒng)所需的電流都不會(huì)超過600mA。盡管對(duì)于采用哪種降壓轉(zhuǎn)換器解決方案為FPGA供電有一套一般性的指導(dǎo)原則，但便攜式電子產(chǎn)品有它的獨(dú)特要求，即使處于待機(jī)狀態(tài)，效率也必須維持在較高的水平，以便延長(zhǎng)電池壽命。
對(duì)于便攜式系統(tǒng)來說，同步降壓DC/DC轉(zhuǎn)換器是FPGA芯片的理想供電方案，而且即使負(fù)載電流較低效率也非常理想。但一般的DC/DC轉(zhuǎn)換器有一個(gè)缺點(diǎn)，例如負(fù)載較小時(shí)，效率便會(huì)大受影響。同步降壓DC/DC轉(zhuǎn)換器的優(yōu)點(diǎn)是，即使負(fù)載處于“滿功率”狀態(tài)或工作完全停止，對(duì)效率也不會(huì)產(chǎn)生什么大的影響，因?yàn)檗D(zhuǎn)換器的功能可以關(guān)掉。由于FPGA芯片設(shè)有通電待機(jī)狀態(tài)，在為處于待機(jī)狀態(tài)的FPGA芯片供電時(shí)，轉(zhuǎn)換器會(huì)繼續(xù)工作在開關(guān)頻率，產(chǎn)生無謂的功耗。便攜式系統(tǒng)采用的轉(zhuǎn)換器必須增加跳脈沖(pulse-skipping)或脈沖頻率調(diào)制(PFM)模式，以便在待機(jī)狀態(tài)時(shí)可以改用這個(gè)模式。
典型的固定頻率同步降壓轉(zhuǎn)換器工作在連續(xù)導(dǎo)通模式下，其工作頻率會(huì)固定不變，但若采用PFM模式工作，轉(zhuǎn)換器便有較大的靈活性，例如負(fù)載電流降低時(shí)，便可改用可變頻率、固定開啟時(shí)間的工作方式，采用不連續(xù)模式工作，以減低開關(guān)損耗。
這類轉(zhuǎn)換器內(nèi)置比較器，可以固定頻率(fPFM)對(duì)輸出電壓(VO)采樣，然后將這個(gè)輸出電壓與參考電壓(VREF)加以比較，若輸出電壓低于參考電壓，轉(zhuǎn)換器便會(huì)利用脈寬調(diào)制(PWM)模式產(chǎn)生固定開啟時(shí)間的脈沖，為輸出電容器進(jìn)行充電。
轉(zhuǎn)換器會(huì)繼續(xù)以PFM模式工作，直至輸出電流超過某一閾值為止，達(dá)到這個(gè)閾值后，轉(zhuǎn)換器便會(huì)重新采用PWM模式工作。負(fù)載較小時(shí)，采用PFM模式工作有兩大優(yōu)點(diǎn)：首先，采用PFM模式時(shí)，大量?jī)?nèi)部電路都已被關(guān)閉，因此DC/DC轉(zhuǎn)換器的供電電流會(huì)大幅下降；另外，由于有需要時(shí)才進(jìn)行開關(guān)工作，因此輸出級(jí)的開關(guān)損耗可以降至。

圖2：該電路可以產(chǎn)生負(fù)電壓，以便為FPGA提供反向偏壓。
設(shè)計(jì)FPGA供電系統(tǒng)的工程師應(yīng)該審慎挑選電源管理集成電路，以確保無論在滿載還是負(fù)載極小的情況下，系統(tǒng)仍可維持高效率工作。此外，芯片的靜態(tài)電流也必須足夠低，以確保采用待機(jī)模式時(shí)，功耗可以。
內(nèi)核電壓?jiǎn)握{(diào)上升
系統(tǒng)關(guān)閉后，部分FPGA、ASIC內(nèi)核，甚至處理器都會(huì)保持較低的電壓，這導(dǎo)致產(chǎn)生預(yù)偏壓條件，在這種預(yù)偏壓條件下，功率轉(zhuǎn)換器在啟動(dòng)時(shí)便進(jìn)入這個(gè)電壓。預(yù)偏壓的出現(xiàn)會(huì)令轉(zhuǎn)換器在啟動(dòng)時(shí)出現(xiàn)不期望的電壓變化，而電壓轉(zhuǎn)換器并不能處理這種負(fù)載情況。存在于轉(zhuǎn)換器內(nèi)的現(xiàn)有電壓會(huì)導(dǎo)致降低啟動(dòng)時(shí)的輸出電壓，對(duì)轉(zhuǎn)換器來說，這是尤其不利的影響。供電電壓必須逐漸地穩(wěn)定上升，直至升到其額定值才穩(wěn)定下來，我們稱這種上升的方式為電壓?jiǎn)握{(diào)上升。若要確保FPGA內(nèi)部單元能按照恰當(dāng)?shù)姆绞絾?dòng)，供電電壓必須以單調(diào)的方式上升。由于這些內(nèi)部的單元在電壓上升期間內(nèi)啟動(dòng)，因此電源供應(yīng)系統(tǒng)面對(duì)的“負(fù)載”并非恒定不變。正因如此，所選用的轉(zhuǎn)換器無論處于穩(wěn)定狀態(tài)還是電壓上升階段，都必須能夠調(diào)節(jié)其輸出電壓。
目前有兩種方法可以確保電壓能夠單調(diào)上升。其中一個(gè)方法是提高轉(zhuǎn)換器的電容，高至足以在輸出端保留足夠的電荷，令輸出電壓不會(huì)在啟動(dòng)時(shí)下跌。若采用這個(gè)方法，便需要添加額外的大容量電容器，這樣會(huì)加大電路板體積，也會(huì)增加系統(tǒng)成本。另一個(gè)方法是關(guān)閉同步轉(zhuǎn)換器的低端MOSFET，然后在高端MOSFET關(guān)閉時(shí)監(jiān)控開關(guān)節(jié)點(diǎn)的電壓。轉(zhuǎn)換器會(huì)一直處于預(yù)偏壓狀態(tài)，直至經(jīng)過一輪檢測(cè)，發(fā)現(xiàn)開關(guān)節(jié)點(diǎn)(位于輸出電感與兩個(gè)MOSFET的連接點(diǎn))的電壓在高端MOSFET的整個(gè)關(guān)閉時(shí)段內(nèi)都低于0V為止。低端MOSFET必須在這個(gè)情況出現(xiàn)之后，才可開始進(jìn)行開關(guān)切換。
調(diào)節(jié)電壓以提高效率
FPGA基本上屬于CMOS芯片，其特點(diǎn)是可以隨著工藝技術(shù)的改良而越趨小型化。由于FPGA的半導(dǎo)體工藝已經(jīng)降低到90nm以下，而工作頻率則不斷上升，因此動(dòng)態(tài)及靜態(tài)功率的大小便顯得越來越重要。當(dāng)前FPGA設(shè)計(jì)實(shí)現(xiàn)的方法因?yàn)槭芷湓O(shè)計(jì)所限，難以減小動(dòng)態(tài)或靜態(tài)功率，雖然理論上有這個(gè)可能性。
動(dòng)態(tài)功率可以利用以下公式計(jì)算出來，公式中的N是指FPGA的開關(guān)活動(dòng)、C為電容、f為頻率，而VDD則指供電電壓：

靜態(tài)或漏電功耗由三種漏電流造成：即次閾值漏電流(Isub)、漏極-基底結(jié)(drain-body junction)的漏電流(Ij)以及源極-基底之間的漏電流(Ib)。靜態(tài)功耗可以利用以下公式計(jì)算出來：

公式中的Vbs是指基底偏壓。
便攜式電源系統(tǒng)要求外型小而電池壽命較長(zhǎng)，因此單靠提升電池的功率密度或改善供電效率肯定無法滿足這兩個(gè)要求。對(duì)于這類系統(tǒng)來說，“動(dòng)態(tài)或自適應(yīng)電壓調(diào)節(jié)”及“反向偏壓”是降低處理器功率所不可缺少的技術(shù)，其背后的基本理論可由以上的公式派生出來。若要降低處理器的動(dòng)態(tài)功耗，我們不但要盡量降低時(shí)鐘頻率，而且還要將某一時(shí)鐘頻率所需的內(nèi)核供電電壓盡量調(diào)低。這種開環(huán)技術(shù)稱為動(dòng)態(tài)電壓調(diào)節(jié)(DVS)技術(shù)，而自適應(yīng)電壓調(diào)節(jié)(AVS)技術(shù)則屬于閉環(huán)控制技術(shù)，其性能比DVS技術(shù)有大幅的改善。AVS技術(shù)可為不同工藝及溫度所產(chǎn)生的影響提供補(bǔ)償，而且無需像DVS需要的頻率/供電電壓對(duì)照表，簡(jiǎn)化電壓調(diào)節(jié)方法。FPGA或數(shù)字處理器采用的硬件性能監(jiān)控電路可以通過已成為業(yè)界開放標(biāo)準(zhǔn)的PowerWise接口(PWI)與功率控制器建立聯(lián)系。而且無論在任何頻率下，都可利用低至無法再低的供電電壓工作。
若要將圖2所示的電路添加反向偏壓電路，可將-0.8V至-1.5V的電壓輸入芯片的基底，這樣可提高芯片的電壓閾值，以及降低次閾值漏電，達(dá)到降低靜態(tài)功耗的目的。
作者：Tushar Dhayagude
行銷經(jīng)理
美國(guó)國(guó)家半導(dǎo)體電源管理產(chǎn)品部