引言：在FPGA封裝模型中對(duì)SSN噪聲有貢獻(xiàn)的因素包括PDN和I/O網(wǎng)絡(luò)，作者驗(yàn)證了封裝模型在SSN仿真以及實(shí)現(xiàn)測(cè)試數(shù)據(jù)的相關(guān)性，并通過(guò)采用封裝PDN模型，分析了封裝內(nèi)和片上去耦合電容對(duì)噪聲消減的有效性。

列出了峰峰噪聲值。
互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)的發(fā)展使電路密度迅速增加，器件的開關(guān)速度更快，以及更高的輸入和輸出密度。這些趨勢(shì)使得電路設(shè)計(jì)具有在高時(shí)鐘頻率下的大量同步開關(guān)活動(dòng)，其結(jié)果是增加了同步開關(guān)噪聲(SSN)，這是電源分布網(wǎng)絡(luò)(PDN)中delta-I噪聲、返回電流共享I/O網(wǎng)絡(luò)中的共同路徑、發(fā)射噪聲和耦合噪聲的組合影響。除了增加噪聲外，信號(hào)電平和電源電壓可能繼續(xù)降低。如果不進(jìn)行控制，SSN可能導(dǎo)致邏輯電路錯(cuò)誤地切換狀態(tài)或者導(dǎo)致電路延時(shí)增加。
因?yàn)榉祷仉娏鳟a(chǎn)生的I/O噪聲可能對(duì)電源網(wǎng)絡(luò)完整性具有直接的影響，特別是對(duì)于那些將包含大量I/O作為其市場(chǎng)競(jìng)爭(zhēng)特色的現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)來(lái)說(shuō)尤其如此。設(shè)計(jì)在電源和地結(jié)構(gòu)上產(chǎn)生很低噪聲的CMOS FPGA封裝，并且有大量的同步開關(guān)I/O來(lái)說(shuō)，確保優(yōu)化的系統(tǒng)性能和成本就更具挑戰(zhàn)性。為實(shí)現(xiàn)這個(gè)目標(biāo)，必須深刻理解降低電源地噪聲的機(jī)制。
封裝設(shè)計(jì)上的SSN處理
PDN電感和I/O返回路徑環(huán)路電感是增加SSN的兩個(gè)主要的原因。 Lpwr、Lgnd和Cpkg組成了簡(jiǎn)化的PDN網(wǎng)絡(luò)。信號(hào)I/O印制線由特征電感Lsig和電容Csig組成，在每個(gè)網(wǎng)絡(luò)之間存在不同等級(jí)的感性和容性耦合。一般認(rèn)為，電感是電流流過(guò)的一個(gè)關(guān)聯(lián)環(huán)路結(jié)構(gòu)。因此，SSN的描述為在高密度的封裝內(nèi)相互耦合的內(nèi)部電流環(huán)。
當(dāng)信號(hào)從低電壓狀態(tài)切換到高電壓狀態(tài)時(shí)，一個(gè)上拉器件開啟而下拉器件關(guān)斷，電流開始從VCCIO流出。形成的圖中紅色電流環(huán)是從電源為裸片提供的電荷。由于電感與電源電壓相關(guān)，電荷因?yàn)殡娏髯枞荒荞R上達(dá)到器件。在VCCIO上產(chǎn)生壓降，這個(gè)壓降由關(guān)系式V=Lpwr×di/dt主導(dǎo)。當(dāng)信號(hào)從高切換到低時(shí)，上拉器件關(guān)斷，下拉器件開啟。VSSIO吸收IO上的電流，形成圖中的綠色環(huán)路。采用相同的Lgnd×di/dt規(guī)則，導(dǎo)致地電壓上升，或者叫地彈。電源電壓和地電壓的變化通常都稱為開關(guān)噪聲。
應(yīng)該注意的是，CMOS器件用在電源和地網(wǎng)絡(luò)中的時(shí)間并不一樣。理想情況下，當(dāng)信號(hào)升高到門限電壓以上時(shí)，上端的器件馬上開啟，下端的器件同時(shí)關(guān)斷。實(shí)際的情況存在一段兩個(gè)器件都為開啟的很短過(guò)渡時(shí)期，在這期間，在VCCIO和VSSIO之間直接形成一個(gè)低阻抗的路徑。其結(jié)果，浪涌電流流過(guò)兩個(gè)器件，流經(jīng)黃色的環(huán)路。在輸入信號(hào)變換的每個(gè)(上升或下降)沿，浪涌電流直接在電源和地環(huán)路上產(chǎn)生壓降和地彈，與I/O網(wǎng)絡(luò)無(wú)關(guān)。
每個(gè)環(huán)路中電感的大小與他們的環(huán)路結(jié)構(gòu)相關(guān)，這個(gè)環(huán)路結(jié)構(gòu)環(huán)繞因電流流過(guò)環(huán)路產(chǎn)生的磁場(chǎng)。大的環(huán)路將產(chǎn)生高的環(huán)路電感，因此環(huán)的結(jié)構(gòu)必須認(rèn)真地設(shè)計(jì)。電源和地的布置必須盡量相互靠近，以降低環(huán)路電感。對(duì)于I/O地環(huán)路，I/O印制線通常通過(guò)平衡電感和I/O到地電容(Sqrt(L/C))來(lái)設(shè)計(jì)成具有50歐姆的特征阻抗。這樣一來(lái)，I/O印制線不能隨意地放到與地接近。然而，環(huán)路的任何增加，例如地的剪切，都將不僅導(dǎo)致阻抗的不連續(xù)，還會(huì)增加環(huán)路電感，這些都會(huì)增加SSN噪聲。
顯示了地彈的測(cè)試實(shí)例。紅色線是開關(guān)I/O之一，紫色線代表VSSIO。在VSSIO線上，你可以清晰地看到在信號(hào)的下降沿(高到低的轉(zhuǎn)換)，地彈直線上升。
這一節(jié)簡(jiǎn)要地介紹了增加電源地網(wǎng)絡(luò)開關(guān)噪聲的機(jī)制。對(duì)于低電感電源和地平面，具有低SSN噪聲的FPGA封裝設(shè)計(jì)，控制阻抗和充分隔離I/O網(wǎng)絡(luò)，并將電荷泵放置在領(lǐng)近的地方來(lái)對(duì)電流浪涌供電。由于設(shè)計(jì)約束，在實(shí)現(xiàn)中存在折衷。下面的幾部分將介紹與使用SSN值作為性能品質(zhì)因素相關(guān)的設(shè)計(jì)。
封裝模型與SSN相關(guān)性
在這個(gè)部分將構(gòu)建一種FPGA封裝模型并連接到多個(gè)同時(shí)開關(guān)的I/O緩沖器。因?yàn)镻DN和I/O返回電流結(jié)果在產(chǎn)生SSN中相互影響，一種較好的研究方法是在產(chǎn)生封裝模型中將兩者都包括進(jìn)去。然后對(duì)SSN結(jié)果進(jìn)行仿真，并與從相似的硬件測(cè)試設(shè)備得來(lái)的測(cè)量數(shù)據(jù)進(jìn)行比較，目的是證明封裝PDN對(duì)于進(jìn)行設(shè)計(jì)特性折衷研究的正確性。
仿真設(shè)置顯示，得到的封裝模型由40個(gè)I/O網(wǎng)絡(luò)和所有的電源及地網(wǎng)絡(luò)組成。所有VCCIO盤焊點(diǎn)(bump)集結(jié)在一起作為一個(gè)電源端口，假定開關(guān)電流均勻分布在每一個(gè)VCCIO盤焊點(diǎn)分支上。所有的VCCIO球焊點(diǎn)集結(jié)成在封裝的遠(yuǎn)端的一個(gè)端口。類似地，所有的VSSIO盤焊點(diǎn)和球焊點(diǎn)分別集結(jié)。參考地連接到VSSIO球焊點(diǎn)端口。
緩沖器連接到封裝模型盤焊點(diǎn)端的I/O端口。在球焊點(diǎn)端連接了一條長(zhǎng)3英寸的短傳輸線，并連接到10pf的負(fù)載電容。驅(qū)動(dòng)器的電源和地分別連接到盤焊點(diǎn)端的VCCIO和VSSIO。不同數(shù)量的驅(qū)動(dòng)器，10、20、40，不斷地同時(shí)開關(guān)，對(duì)被驅(qū)動(dòng)到邏輯低電平的引腳進(jìn)行地彈觀測(cè)。
10個(gè)、20個(gè)、40個(gè)驅(qū)動(dòng)器在仿真環(huán)境中同時(shí)開關(guān)的情形。表1中列出了測(cè)試的比較。
測(cè)試與仿真之間得到很好的相關(guān)性。從上面的討論中，認(rèn)為封裝模型足夠準(zhǔn)確，能達(dá)到一種滿意程度。因此它將用在下面的封裝設(shè)計(jì)功能仿真中。在第二部分，在SSN仿真中研究了去耦合功能。根據(jù)噪聲消減效果對(duì)幾種消減方法進(jìn)行了相互比較。為了在不犧牲準(zhǔn)確性的情況下簡(jiǎn)化仿真工作，通過(guò)減少前述的PDN的矩陣行列數(shù)，電源和地網(wǎng)絡(luò)被轉(zhuǎn)變?yōu)閱蝹€(gè)網(wǎng)絡(luò)。根據(jù)這種修改，SSN將以電源-地噪聲形式表述，而不是分離的電壓降或者地彈。
封裝去耦合
正如在SSN介紹部分所描述的那樣，缺乏靠近緩沖器的電荷來(lái)提供快速的I/O開關(guān)電流是產(chǎn)生SSN的主要原因。因?yàn)檫^(guò)量的 電感駐留在電源地網(wǎng)絡(luò)中，電流不能立即從PCB電源處經(jīng)過(guò)封裝流到裸片中。大多數(shù)用于提供開關(guān)電流所需要的初始電荷來(lái)自封裝的寄生電容。在大多數(shù)封裝設(shè)計(jì)中，寄生電容并不足夠大來(lái)存儲(chǔ)令人滿意的電荷。因此，通常建議采用外部的，位于封裝上的片狀電容?，F(xiàn)在。緩沖器通常在內(nèi)部電源總線上采用內(nèi)置裸片上的電容結(jié)構(gòu)，其結(jié)果是建立用于快速電流備用的本地電荷存儲(chǔ)。同樣，添加去耦合電容可以被認(rèn)為是形成一個(gè)鄰近緩沖器的更小的電流環(huán)路，使開關(guān)中的環(huán)路電感。
首先，讓我們看一下使用封裝內(nèi)去耦合電容。多個(gè)提供商提供數(shù)字電容，或者LICA型電容，電容值在100nF到幾個(gè)uF之間。這種片狀電容的突出特色是具有非常低的等效串聯(lián)電感(ESL)，很容易達(dá)到數(shù)十微微亨的量級(jí)。小的ESL使片狀電容的自振蕩頻率超過(guò)信號(hào)頻率，使其成為封裝內(nèi)去耦合的有效選擇。然而實(shí)現(xiàn)封裝內(nèi)的電容可能在的結(jié)果上產(chǎn)生一些不同。
典型的封裝基底是由一個(gè)層和很多構(gòu)建在層的兩面上的很薄的層構(gòu)成。層的厚度通常主要決定總的封裝厚度。結(jié)果是，如果通過(guò)的VCCIO和VSSIO路徑不是緊密耦合的話，層攜帶很大的電感。層決定了片上電容實(shí)現(xiàn)的差異性。
顯示了在球焊點(diǎn)端連接到DC電源的情況下，從盤焊點(diǎn)端看去的封裝PDN阻抗情況的頻域。電容模型被添加到封裝PDN模型上。如在開始所解釋的，這個(gè)研究專著于封裝，因此在阻抗情況圖中沒(méi)有包括電路板的PDN特性。因?yàn)檎J(rèn)為PCB結(jié)構(gòu)只影響低頻阻抗，因此可以不考慮電路板的影響。
電容是一個(gè)IDC 1.5uF片狀電容，具有60毫歐的等效串聯(lián)電阻(ESR)和50pH ESL。紅線是沒(méi)有任何封裝內(nèi)電容的封裝。圖中還分別顯示了封裝內(nèi)電容連接到頂層(藍(lán))和底層(綠)的封裝的阻抗情況。從圖中可以清楚地看到，在內(nèi)核下面的電源-地平面上添加電容對(duì)于減少阻抗來(lái)說(shuō)影響很小。然而，添加到內(nèi)核上的電源-地平面的電容在大部分的頻率范圍內(nèi)可以減少2~3倍的封裝PDN阻抗。
每個(gè)封裝內(nèi)電容實(shí)現(xiàn)的效用可以通過(guò)當(dāng)電流流過(guò)每個(gè)PDN配置時(shí)產(chǎn)生的相對(duì)電源-地噪聲來(lái)很好地觀察，如圖6所示。
在圖中，下面的線是其中一個(gè)帶負(fù)載的開關(guān)I/O的電壓波形。在圖上面是三根線；初沒(méi)有電容的封裝是藍(lán)色，電容在底部電源-地層上的是藍(lán)綠色，電容在頂部電源-地層上是紅紫色。如果電容在封裝內(nèi)核上的電源-地層中實(shí)現(xiàn)的話，噪聲峰峰值大約被抑制了三倍。
裸片上去耦
在裸片上去耦的情況中，因?yàn)閺?fù)雜性和電容實(shí)現(xiàn)需要占用面積的原因，片上電容的電容值通常有限，對(duì)于那些在設(shè)計(jì)時(shí)比大多數(shù)ASIC器件考慮了更大靈活性的FPGA來(lái)說(shuō)更是如此。在中顯示了整體的阻抗情況(針對(duì)具有片上電容的封裝PDN)。片上電容的電容值在0到4000pF之間，調(diào)整的步進(jìn)值為500pF，從左至右。
裸片上的decap和封裝寄生電感導(dǎo)致諧振。注意，隨著增大電容值，諧振峰值穩(wěn)定下降。使用片上電容的突出特性是在高頻的阻抗諧振被大大地抑制。顯示了不同的片上電容實(shí)現(xiàn)的SSN消減(組合的PDN如何影響SSN)。表2列出了峰峰噪聲值。
通過(guò)畫出噪聲相對(duì)于去耦合電容的曲線，在種揭示了有趣的特性。
峰峰噪聲值的趨勢(shì)顯示，片上電容需要緊密地監(jiān)控，因?yàn)槟承┲翟黾恿嗽肼暋＠?，使?500pF增加噪聲，因?yàn)閷?duì)應(yīng)的阻抗諧振與開關(guān)頻率分量相符。
為獲得的結(jié)果，封裝內(nèi)和片上電容應(yīng)該使用適當(dāng)?shù)闹岛蛯?shí)現(xiàn)方式。使用4000pF片上電容結(jié)合封裝層上面的封裝內(nèi)電容產(chǎn)生在整個(gè)頻率范圍內(nèi)的低阻抗，所示。這種措施的有效性顯示。
本文小結(jié)
很明顯，封裝內(nèi)去耦合電容應(yīng)該在封裝內(nèi)核層上的電源地平面上實(shí)現(xiàn)，以有效地減少SSN。設(shè)計(jì)重心應(yīng)該在裸片上去耦合電容值，以避免在鄰近裸片封裝接口產(chǎn)生LC振蕩。