1 引言

隨著SOC時(shí)代的到來，無論是芯片的復(fù)雜度還是規(guī)模都給集成電路設(shè)計(jì)者帶來了巨大的挑戰(zhàn)，而更大的困難卻在于他們?nèi)绾文軌蚩焖?、地將各個(gè)IP應(yīng)用到自己的設(shè)計(jì)當(dāng)中。而正是由于各種IP、模塊的大量應(yīng)用，對(duì)設(shè)計(jì)中所需的IP、模塊進(jìn)行仿真、驗(yàn)證并能快速地將各個(gè)模塊整合在一起，關(guān)鍵在于：SOC不僅包含大規(guī)模的數(shù)字模塊、而且包含同樣至關(guān)重要的模擬IP，數(shù)字模塊可以通過硬件描述語言Verilog或VHDL來進(jìn)行行為描述，而模擬IP如若仍沿用晶體管級(jí)的仿真策略，就會(huì)成為整個(gè)SOC的仿真、驗(yàn)證的瓶頸。

本文結(jié)合了TOP－DOWN以及DOWN－TOP的設(shè)計(jì)思路^[1]，并以100MHz鎖相環(huán)（PLL）為參考設(shè)計(jì)，基于模擬電路描述語言Verilog－A^[2]，對(duì)組成該款電荷泵鎖相環(huán)的各個(gè)模塊進(jìn)行了分析，并分別抽取出對(duì)模塊、和PLL整體性能有影響的關(guān)鍵參數(shù)，將其加入到行為級(jí)模型中，從而建立了的PLL各模塊和PLL系統(tǒng)的行為級(jí)模型。通過采用混合仿真、設(shè)計(jì)的方法，不僅可以在設(shè)計(jì)初期能對(duì)系統(tǒng)各個(gè)模塊進(jìn)行較為理想的行為級(jí)建模，從而建立系統(tǒng)級(jí)的理想模型，而且還可以在設(shè)計(jì)過程中根據(jù)晶體管級(jí)仿真的結(jié)果，隨時(shí)對(duì)各個(gè)模塊的行為級(jí)模型中關(guān)鍵參數(shù)進(jìn)行修正，從而保證了所建立的模型能夠地表征晶體管級(jí)電路的行為，文章對(duì)行為級(jí)和晶體管級(jí)兩種方式建立的PLL進(jìn)行了仿真和對(duì)比。

2 非理想模型的建立

如所示，鎖相環(huán)（PLL）包括鑒頻鑒相器（PFD）、電荷泵（CP）、低通濾波器（LP）、壓控振蕩器（VCO）以及分頻器（DIVIDER）模塊，其基本工作原理見文獻(xiàn)[3]，[4]。鑒頻鑒相器（PFD）檢測(cè)F_ref與F_B的位相差，產(chǎn)生UP和DN脈沖信號(hào)，控制電荷泵（CP）對(duì)濾波器（LP）進(jìn)行充、放電，其充、放電時(shí)間正比于UP和DN信號(hào)的脈沖寬度，濾波器輸出V_ctrl為壓控振蕩器輸出信號(hào)F_VCO頻率的控制電壓，F(xiàn)_VCO經(jīng)分頻器（DIV）N分頻后作為PFD的一個(gè)輸入信號(hào)F_B。

2.1 鑒頻鑒相器（PFD）

如所示，作為數(shù)字單元的PFD模塊，其工作過程主要是在四種狀態(tài)之間進(jìn)行轉(zhuǎn)換，{UP＝0，DN＝0}，{UP＝1，DN＝0}，

{UP＝1，DN＝1}，{UP＝0，DN＝1}，其中UP和DN均為“1”的狀態(tài)為暫態(tài)，其維持時(shí)間取決于PFD的復(fù)位延遲單元的延時(shí)，延遲時(shí)間對(duì)于消除死區(qū)至關(guān)重要^[5]，所以模型中需要包含復(fù)位延遲的參數(shù)（t_rd）。另外信號(hào)UP，DN的上升，延遲、下降時(shí)間的不匹配也會(huì)引起PLL鎖定狀態(tài)下的抖動(dòng)，故而模型中需要考慮在內(nèi)。通過以上分析，所建立的非理想PFD行為級(jí)模型如下（由于篇幅關(guān)系，以下各模塊的行為模型僅給出主要部分，“?！贝碓摬糠质÷裕埃贝砜烧{(diào)整參數(shù)）：

2.2 電荷泵（CP）、濾波器（LP）

電荷泵、濾波器結(jié)構(gòu)如所示，電荷泵中，信號(hào)UP為高時(shí)，電流源以I_source為濾波器（LP）充電，信號(hào)DN為高時(shí)，電流源以Isink對(duì)濾波器（LP）放電，理想情況是：I_source＝I_sink，而且其值為定值：S₁，S₂的開啟閾值V_th1＝V_th2。而實(shí)際情況則是：不僅電流源I_source和I_sink之間存在不匹配，而且I_source、I_sink還受到V_ctrl大小的影響，另外S₁、S₂的開啟閾值V_th1＝V_th2也不會(huì)成立。

本設(shè)計(jì)采用了如所示，二階低通濾波器結(jié)構(gòu)，其傳輸函數(shù)為：

H_1P（s）＝（sR₁C₁＋1）/s（sC₁C₂R₁＋C₁＋C₂）（1）

式（1）中，C₂通常取C₁/5－C₁/10^[4]，模型中采用了分子分母形式的laplace變換濾波器^[2]。

考慮到這些非理想情況，建立了如下非理想電荷泵、低通濾波器的行為級(jí)模型：

2.3 壓控振蕩器（VCO）

作為電壓——頻率的轉(zhuǎn)換器件，理想的壓控振蕩器輸出信號(hào)的頻率與控制電壓呈線性關(guān)系，其實(shí)時(shí)輸出頻率f_VCO（t）和輸入控制電壓V_ctrl（t）呈理想的線性關(guān)系：

f_VCO（t）＝f_o＋K_vco＊V_ctrl（t）（2）

其中，f₀＝VCO的自由振蕩頻率，K_vco是VCO的增益，也稱之為控制靈敏度。

而實(shí)際VCO的f_VCO（t）與V_ctrl（t）之間的關(guān)系是非線性的，其在中心頻率附近線性度相對(duì)較好^[5]，而兩端則明顯呈現(xiàn)出非線性，即表現(xiàn)出K_vco與V_ctrl的關(guān)聯(lián)性。

故而可以采用高次近似的方法來模擬VCO真實(shí)的非理想特性。令

f_VCO＝（（A₃×V_ctrl＋A₂）＊V_ctrl＋A₁）＊V_ctrl＝A₀（3）

上式中的參數(shù)A₃、A₂、A₁、A₀通過晶體管級(jí)仿真可以得到。

VCO的內(nèi)部噪聲主要由熱噪聲和1/f噪聲組成，而VCO表現(xiàn)出高通的特性[5]，因此，1/f噪聲基本被VCO濾掉，主要是熱噪聲對(duì)系統(tǒng)的性能產(chǎn)生影響，故而在模型中有考慮了噪聲的影響因素。

由此所建立的VCO非理想行為級(jí)模型如下：

2.4 分頻器（DIV）

對(duì)于分頻器，其功能是將輸入信號(hào)進(jìn)行N分頻，考慮到其噪聲對(duì)抖動(dòng)的影響，建立的非理想模型如下：

3 仿真結(jié)果

本設(shè)計(jì)采用了TSMC0.18μm1P6M標(biāo)準(zhǔn)CMOSBism3模型，利用Cadence的Sprectre^[6]仿真器對(duì)設(shè)計(jì)的PLL電路進(jìn)行了晶體管級(jí)仿真，當(dāng)VCO的控制電壓V_ctrl穩(wěn)定后，則說明PLL進(jìn)入鎖定狀態(tài)，對(duì)于參考頻率為10MHz時(shí)，如、、所示，分別給出了晶體管級(jí)仿真的Vctrl的輸出波形、的行為級(jí)模型仿真結(jié)果和采用理想VCO模型的行為級(jí)模型仿真結(jié)果。明顯看出、兩種情況符合較好，從而建立了PLL行為級(jí)模型，在進(jìn)行SoC設(shè)計(jì)時(shí)即可以此模型代替PLL的晶體管級(jí)電路來仿真、驗(yàn)證。

另外，通過仿真時(shí)間對(duì)比，更加體現(xiàn)了在系統(tǒng)級(jí)仿真、驗(yàn)證時(shí)通過用行為級(jí)模型代替晶體管級(jí)電路的優(yōu)勢(shì)。表1為PLL晶體管級(jí)和行為級(jí)仿真時(shí)間對(duì)比（所用機(jī)型：SUNBlade150，UltraSPARCⅢ670MHzCPU，1G內(nèi)存）。

4 結(jié)論

復(fù)雜的電路系統(tǒng)的設(shè)計(jì)、仿真要求設(shè)計(jì)者能夠?qū)ο到y(tǒng)進(jìn)行高抽象度的建模能力，而且要求模型能夠模擬晶體管級(jí)電路的行為，本文就CP_PLL基于模擬電路描述語言Verilog－A，充分考慮了晶體管級(jí)電路實(shí)現(xiàn)所表現(xiàn)的非理想性通過模塊晶體管級(jí)仿真的對(duì)行為級(jí)模型中的參數(shù)進(jìn)行了修正，從而建立了較為的行為級(jí)模型。通過Cadence的spectre仿真器進(jìn)行的行為級(jí)仿真、晶體管級(jí)仿真證明，兩種仿真結(jié)果符合較好，另外在設(shè)計(jì)過程中利用晶體管級(jí)仿真結(jié)果實(shí)時(shí)的對(duì)行為級(jí)模型參數(shù)進(jìn)行修正，從而為每個(gè)模塊都建立了的行為級(jí)模型。采用混合仿真的方法大大加快了系統(tǒng)仿真的時(shí)間，從而極大地提高了系統(tǒng)的設(shè)計(jì)速度，同時(shí)也為SoC設(shè)計(jì)時(shí)所需的鎖相環(huán)IP模塊建立了的行為級(jí)模型。