0 引言

　　現(xiàn)代電臺的特點主要是多用途、多制式、多頻段。隨著數(shù)字技術(shù)的發(fā)展，中頻以下通常采用數(shù)字化處理，中頻到射頻用混頻器進行頻率變換。對頻率合成器的設計提出了更高的要求，例如分辨率、轉(zhuǎn)換速度、工作頻率范圍、相位噪聲等指標。PLL(鎖相環(huán))頻率合成通過鎖相環(huán)完成頻率的加、減、乘、除運算。該方法結(jié)構(gòu)簡單、便于集成，且輸出頻率高、頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于大步進頻率合成技術(shù)中。DDS(直接數(shù)字合成)是近年來迅速發(fā)展起來的一種新的頻率合成方法。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，缺點是輸出頻率不能太高。如果把兩者結(jié)合起來，用DDS的輸出作為PLL的參考信號，就能滿足現(xiàn)代電臺對頻率合成器的設計要求。本文將介紹DDS和PLL的工作原理，并結(jié)合一電臺(工作頻率2 MHz～500 MHz)的設計，給出DDS做參考的PLL頻率合成器的設計方案。

1 DDS的結(jié)構(gòu)及工作原理

　　DDS的基本結(jié)構(gòu)由參考時鐘、相位累加器、ROM、DAC(數(shù)模轉(zhuǎn)換器)和LPF(低通濾波器)組成。
　　DDS的工作原理是：在參考時鐘fr的控制下，頻率控制字K由累加器得到相應的相位數(shù)據(jù)，把此數(shù)據(jù)作為取樣地址，來尋址正弦ROM表進行相位-幅度變換，輸出不同的幅度編碼；再經(jīng)DAC得到相應的階梯波；經(jīng)LPF對階梯波進行平滑處理，即可得到由頻率控制字決定的連續(xù)變化的輸出正弦波。

　　DDS的輸出頻率fo、參考時鐘頻率fr、相位累加器長度N以及頻率控制字K之間的關(guān)系為：

　　DDS的頻率分頻率為：

　　由于DDS的輸出頻率受奈斯特取樣定理限制，所以fmax=f／2。

2 PLL的結(jié)構(gòu)及工作原理

　　設計中通常采用數(shù)字鎖相頻率合成法，其基本結(jié)構(gòu)由參考時鐘fr、VCO(壓控振蕩器)、程序分頻器(÷N)、PD(鑒相器)、LPF等組成。
　

　　當PLL達到穩(wěn)定狀態(tài)后，若輸入信號為一固定頻率的正弦波，則VCO的輸出信號頻率經(jīng)程序分頻器分頻后與輸入信號頻率相等，它們之間的相位差為一常值。這種狀態(tài)為環(huán)路的鎖定狀態(tài)。此時有：
3 基于DDS的頻率合成器的設計

3.1 電臺整機方案

　　該電臺工作頻率范圍為2 MHz～500 MHz，具有調(diào)頻、調(diào)幅(包括單邊帶)、調(diào)相(QPSK)等功能，還可工作于跳擴頻方式。在短波頻段(2 MHz～30 MHz)要求調(diào)諧間隔為10 Hz，其余頻段為100 Hz。設計中采用二次變頻方案，中頻取160MHz，第二中頻取10.7 MHz。當然，對于160 MHz附近頻段，只采用變頻至10.7 MHz。第二中頻以下采用數(shù)字化處理。

3.2 頻率合成器方案

　　頻率合成器須輸出本振、第二本振兩路信號。第二本振為固定頻率170.7 MHz，選用ADF4001 PLL電路，參考時鐘采用14.4 MHz溫度補償晶體振蕩器，環(huán)路鑒相頻率100 kHz。本振信號是由14.4 MHzTCXO(溫度補償晶體振蕩器)經(jīng)DDS頻率合成器(選用AD9851)產(chǎn)生參考信號，再由PLL電路鎖定在工作頻率上。

3.2.1 器件的選擇

　　選用Analog Devices公司的DDS芯片AD9851，該芯片的工作時鐘為180 MHz，內(nèi)部除了完整的高速DDS外，還集成了時鐘6倍頻器和一個高速比較器。本方案使用14.4 MHz TCXO，經(jīng)6倍頻器產(chǎn)生86.4 MHz參考時鐘頻率，DDS輸出的頻率分辨率為：

　　PLL選用National Semiconductor公司的雙頻率合成器電路LMX2335，其工作頻率1.1 GHz。

3.2.2 工作頻率計算

　　以短波頻段(2 MHz～30 MHz)為例，本振輸出頻率為：

　　考慮到環(huán)路的鎖定時間，LMX2335的鑒相頻率取200 kHz左右，對于較大范圍調(diào)整頻率，可改變LMX233的程序分頻數(shù)N，例如：162 MHz～172 MHz，N取14×60=840；172 MHz～182 MHz，N取15×60=900；182 MHz～190 MHz，N取16×60=960。LMX233的參考分頻數(shù)R固定為60。DDS輸出頻率控制在11 MHz～13 MHz，可在小范圍內(nèi)調(diào)整PLL的輸出頻率。下面以輸出162 MHz為例說明DDS頻率控制字K的算法。

　　DDS輸出頻率為：

　　頻率控制字K為：

　　在162 MHz～172 MHz頻率范圍內(nèi)，頻率誤差=0.020 116 567×14≈0.28 Hz。

3.2.3 應注意的問題

　　DDS的輸出應經(jīng)過一中心頻率為12 MHz、帶寬為2 MHz的帶通濾波器。具體設計可使用Agilent ADS軟件。該電路是高速數(shù)?；旌想娐?，在制作印制電路板時，一定要注意數(shù)模干擾問題。為此，印制電路板一定要使用4層板。在進行電路布局時，將數(shù)字部分和模擬部分分開；將電源層分為數(shù)字電源和模擬電源；將地層分為數(shù)字地和模擬地。每個有源器件的電源都要加去耦電容，并且盡可能地靠近電源輸入處，以幫助濾除高頻噪聲。

4 結(jié)束語

　　目前頻率合成技術(shù)主要有直接頻率合成、PLL頻率合成、DDS這3種形式。由于PLL方式的頻率合成器存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，而DDS方式的輸出帶寬又有限，因此在設計工作頻率寬、調(diào)協(xié)高的頻率合成器時，這兩種方式均不能滿足技術(shù)要求。但是，采用DDS+PLL方式，可以滿足高和寬頻帶的需要，其實現(xiàn)的難點是如何提高合成器輸出頻譜純度。在實際印制電路板制作中，DDS的良好接地和合理布線非常有助于系統(tǒng)設計的實現(xiàn)。