基于FPGA的TDI－CCD時序電路的設計

出處：cwz1109 發(fā)布于：2007-10-22 10:26:01

　　摘要：為解決TDI-CCD作為遙感相機的圖像傳感器在使用中所面臨的時序電路設計問題，文中較為詳細地介紹了TDI-CCD的結構和工作原理，并根據工程項目所使用的IL－E2 TDI-CCD的特性，設計了一種基于現場可編程門陣列 (FPGA) 的TDI-CCD時序電路，其驅動時序使用標準的硬件描述語言VHDL編寫，時序仿真的波形效果相當理想。工程應用的結果表明，該設計具有一定的先進性和實用性。
　　關鍵詞：TDI；FPGA ；VHDL；驅動時序

1 引言

　　CCD(Charge Coupled Devices)，即電荷耦合器件，它是20世紀70年代初發(fā)展起來的新型半導體集成光電器件,是美國貝爾實驗室的W.S.Boyle和G.E.Smith于1970年首先提出來的^【1】。30年來, CCD的研究取得了驚人的進步,已成為現代光電子學和現代測量技術中活躍、富有成果的新興領域之一。尤其是在攝像方面的應用, CCD圖像傳感器具有體積小、重量輕、功耗小等優(yōu)點,在分辨率、動態(tài)范圍、靈敏度、實時傳輸和自掃描等方面的優(yōu)越性也是其它攝像器件無法比擬的。而在CCD的使用中，不同型號的CCD器件的驅動時序不同，因此快速、方便地設計出CCD的時序電路成為應用技術中的關鍵^【2】。

2 TDI-CCD器件結構、工作原理及特性

　　TDI (Time Delay and Integration)是一種掃描方式,它是一項能夠增加線掃描傳感器靈敏度的技術。TDI-CCD的結構像一個長方形的面陣CCD，但從功能上說它是一個線陣CCD。其工作過程是基于對同一目標多次曝光，通過延時積分的方法，以增加等效積分時間，增強光能的收集。它的列數是一行的像元數，行數為延遲積分的級數M。工作原理如下：某一行上的個像元在個曝光積分周期內收集到的信號電荷并不直接輸出，而是與同列第二個像元在第二個積分周期內收集到的信號電荷相加，相加后的電荷移向第三行…… CCD一行第M 行的像元收集到的信號電荷與前面（M-1）次收集到的信號電荷累加后轉移到輸出移位寄存器中，按普通線陣CCD的輸出方式進行讀出。由此可見，CCD輸出信號的幅度是M 個像元積分電荷的累加，即相當于一個像元的M 倍積分周期所收集到的信號電荷，輸出幅度擴大了M 倍。在TDI-CCD中，根據不同的應用背景，積分級數M 可設計為6，12，24，48，96等可調。由于TDI-CCD的曝光時間與使用的TDI級數成比例，通過改變TDI級數，即改變了可見光CCD的曝光時間。因此，可見光TDI-CCD用于成像系統(tǒng)，在不改變幀頻的情況下，通過改變TDI級數，可以在不同的照度下正常工作，這是非常有義的。隨著TDI級數增加，信號隨TDI級數M成線性增加，而噪聲隨TDI級數成平方根增加，TDI-CCD 的信噪比(SNR)可以增加倍。TDI-CCD 另一個特點是通過多次曝光可減少像元間響應不均勻和固定圖形噪聲的影響。基于以上特點，TDI-CCD在航天、航空等領域有著非常廣泛的用途。在航空和航天遙感上，傳輸型TDI-CCD遙感相機是當前世界上技術、性能越的新一代的遙感相機。

　　DALSA公司IL－E2型TDI-CCD是單向、單端輸出，級數可選，具有藍光響應增強功能的TDI-CCD。如圖1所示，整個TDI-CCD可以分為3個功能區(qū)，即光敏元探測區(qū)、電荷傳輸區(qū)、檢測輸出區(qū)。

3 TDI-CCD驅動時序

3.1 積分級數選擇

　　IL－E2型TDI-CCD共有5種級數可選，分別為6、12、24、48、96級。根據TDI-CCD 的時序關系，TDI-CCD的積分級數控制，就是控制TDI-CCD級數選擇時鐘CSS6、CSS12、CSS24、CSS48來實現。選中那對應CSS驅動信號為-7V，其他CSS驅動信號與CI4相同，選96級時所有CSS驅動信號與CI4相同。

3.2 驅動時序

　　為了使TDI-CCD完成正常的掃描成像工作，即電荷的積分、轉移和讀出等，施加在TDI-CCD各個引腳上的時鐘脈沖應有著嚴格的時間關系。

　　IL-E2 TDI-CCD的像元移位讀出時鐘為CR1,CR2。CIx(x=1,2,3,4)、TCK、OS分別為成像區(qū)時鐘、行轉移時鐘、輸出信號。驅動時序分析如下：將各驅動時鐘脈沖加到TDI-CCD的相應引腳上，在行轉移時鐘脈沖TCK為高電平期間，像元感光產生的信號電荷在成像區(qū)時鐘脈沖CI1、CI2、CI3、CI4的共同作用下，沿著TDI方向積累并轉移到輸出移位寄存器中。當TCK為低電平時，TDI-CCD在像元移位讀出時鐘脈沖CR1、CR2的作用下，輸出復位時鐘脈沖RST每來一個有效的高電平時，TDI-CCD的輸出信號OS 端輸出一個信號，直到信號輸出完為止；與此同時，像元感光（曝光）產生信號電荷。之后TCK由低電平變?yōu)楦唠娖?，CI1、CI2、CI3、CI4也相應的變?yōu)橛行щ娖剑_始一個新的周期。

　　臨近的CI高電平交疊時間t1不小于1.0us，CI高電平持續(xù)時間t3不小于3.0us,TCK的上升沿與CI3的下降沿之間的t4為0，TCK的下降沿與CI4的上升沿之間的t5為0，CI4的上升沿與CR1的下降沿之間的t6為100ns, TCK的下降沿與CR1的下降沿之間的t7為100ns，CR1與RST的上升沿和下降沿之間的t8、t9為0，RST高電平持續(xù)時間t10為15ns, CI1的上升沿與CI3的下降沿之間的t11為100ns。只有嚴格的遵循此時序關系，設計出的時序電路才能穩(wěn)定、可靠的工作。

4 時序電路設計與時序仿真

　　IL－E2 TDI-CCD的像元數有每行512，1024和2048三種，本文以項目使用的像元數為2048的為例設計時序電路。2048為有效像元數，每行有128個啞像元，設計中使每行輸出2288個信號電平，即每個行周期內有2288個CR1、CR2、RST驅動脈沖。除了2048＋128＝2176個像元驅動脈沖以外，其余為空驅動脈沖。空驅動數越多，CCD曝光積分時間越長，靈敏度提高，但過長的曝光積分時間會使CCD輸出飽和失真，故空驅動數目不易過多。

　　行積分時間和像元移位讀出時鐘頻率是CCD時序電路的設計依據。在工程應用中，我們根據技術指標要求，算出行積分時間即行周期（T）為0.25ms,以此確定合適的系統(tǒng)主時鐘。

　　設計時，先產生CR信號，然后以此為基礎，根據周期相位關系產生其它驅動時序信號。

　　驅動時序用超高速集成電路硬件描述語言（VHDL）編寫^【3】，程序主要包括：（1）調用所需的庫函數和程序包；（2）定義輸入和輸出端口；（3）用計數器對輸入的系統(tǒng)主時鐘進行分頻。（4）驅動時序信號的產生和輸出。部分源代碼如下：

process(cr2_s)

begin

if cr2_s'event and cr2_s = '1' then

if cr_count_s < 2288 + CONV_INTEGER(linecycle_s) then

cr_count_s <= cr_count_s + 1;

else cr_count_s <= 0;

end if;

end process;

process(sysclk,cr_count_s,cr1_s,cr2_s) ――產生CR信號

begin

if sysclk'event and sysclk = '1'then

if cr_count_s < 64 then

cr1 <= '0'; cr2 <= '1';

else

cr1 <= not cr1_s; cr2 <= not cr2_s;

end if;

end process;

process(sysclk,sys_count_s) ――產生輸出復位信號RST

begin

if sysclk'event and sysclk = '1' then

case sys_count_s is

when 1 => rst_s <= '1';

when 2 => rst_s <= '1';

when others => rst_s <= '0';

end case;

end if;

end process;

process(cr_count_s,cr2_s) ――產生CI和TCK信號

begin

if cr2_s'event and cr2_s = '1' then

if cr_count_s < 16 then

ci1_s <= '1'; ci2_s <= '0'; tck_s <= '1';

elsif cr_count_s < 24 then

ci1_s <= '1'; ci2_s <= '1'; tck_s <= '1';

elsif cr_count_s < 40 then

ci1_s <= '0'; ci2_s <= '1'; tck_s <= '1';

else

ci1_s <= '0'; ci2_s <= '0'; tck_s <= '0';

end if;

end process;^【4】

　　由XILINX公司的設計軟件ISE6.2對XQVR300器件進行時序設計，通過時序仿真與工程應用驗證了能完成上述所有功能。

5 結束語

　　本文的創(chuàng)新點是完成了對像元數為2048的IL－E2 TDI-CCD的驅動時序的VHDL編寫和在可編程器件中的實現，時序仿真和硬件電路測試表明該時序電路能夠較好地產生器件所需的時序脈沖；使用延遲量小的FPGA使得系統(tǒng)可以工作在百兆赫茲的高頻段，可靠性和穩(wěn)定性得到了很好的保證；程序可移植性強，可作為其它類型的CCD驅動時序設計的參考。